负责12英寸逻辑芯片产线（55nm-28nm节点）量产阶段良率爬坡与稳定维护，主导跨部门（工艺、设备、量测）良率异常根因分析与改善，聚焦光刻、刻蚀、薄膜三大核心工艺模块，目标将批次良率从88%提升至92%以上并维持波动≤0.5%。

• 针对28nm节点SRAM产品良率卡在89.2%瓶颈，通过YMS系统关联分析近3个月12万片晶圆数据，定位到光刻层套刻误差（Overlay Error）超规导致的金属互连短路问题——缺陷密度集中在M1-M2层接触孔区域，均值达0.65/cm²。牵头联合光刻工艺团队，使用KLA TeraScan 7360缺陷检测仪建立三维缺陷分类模型，结合SEM-EDS分析确认偏移方向与光刻机台台间对准偏差强相关；设计DOE实验调整机台激光校准频率（从每24小时改为每12小时）及掩模版CD均匀性补偿参数，3个月内套刻误差标准差由1.8nm降至1.2nm，对应良率提升3.1%至92.3%。
• 主导14nm FinFET工艺量产爬坡阶段的铜互连良率优化，面对刻蚀后通孔（Via）电阻异常升高问题（良率损失约2.5%），运用SPC监控VIA层关键参数（刻蚀速率、侧壁角度、底部残留），发现刻蚀机台等离子体密度波动导致底部过刻蚀。联合设备工程师调整射频功率（从2500W降至2300W）并引入氩气/氯气流量动态补偿算法，配合KLA Auger电子能谱分析验证刻蚀轮廓一致性，2个月内通孔电阻超标率从1.8%降至0.4%，良率回升至91.7%。
• 搭建产线良率预测模型，基于历史良率数据、工艺参数波动及设备健康度指标（如光刻机台波长稳定性、刻蚀腔室压力均匀性），使用Python结合XGBoost算法训练预测模型，提前48小时预警高风险批次（准确率87%），推动工艺团队前置调整参数，将异常响应时间从72小时压缩至24小时，年度减少良率损失约150万美元。
• 建立失效分析（FA）标准化流程，针对良率突降批次执行三级排查（快速定位→分层分析→根因验证），引入PFMEA工具梳理200+潜在风险点，制定12项关键工艺控制（SPC）加严标准（如薄膜应力偏差从±50MPa收紧至±30MPa），全年预防性拦截良率风险事件17起，较上年度减少50%的非计划停机。

负责6英寸特色工艺产线（MEMS、功率器件）良率提升，覆盖光刻、离子注入、封装测试环节，重点解决高压器件源漏电阻异常、MEMS结构粘滞等良率痛点，目标将月均良率从85%提升至88%并稳定运行。

• 针对高压MOSFET产品源漏区方块电阻超规（良率损失1.8%），通过四探针测试仪（4-Point Probe）定位问题集中于离子注入后退火工艺。对比不同退火温度（950℃/1000℃/1050℃）下的结深与激活浓度，结合TCAD仿真优化退火曲线，将方块电阻标准差从12Ω/□降至6Ω/□，良率提升1.5%至86.5%。
• 解决MEMS加速度计结构粘滞问题（良率损失2.2%），通过光学显微镜（OM）与原子力显微镜（AFM）分析，发现释放工艺后结构表面残留聚合物厚度超100nm。调整干法刻蚀工艺的气体配比（SF6:O2从4:1改为3:1），增加等离子体刻蚀后去胶步骤（等离子体灰化时间延长30秒），配合XPS分析验证表面清洁度，3个月内粘滞不良率从1.9%降至0.3%，良率回升至87.8%。
• 主导封装环节良率协同优化，针对金线键合虚焊问题（良率损失1.2%），使用拉力测试机（Bond Tester）统计失效模式，结合X射线检测（X-RAY）分析焊球形貌，发现金线直径波动（CV值从3%升至5%）是主因。推动金线供应商调整拉丝工艺，将直径CV值控制回2%以内，同步优化键合机台超声能量参数（从80mW降至70mW），虚焊不良率降至0.2%，年度节省封装成本约80万元。
• 搭建产线良率数据库，整合光刻、刻蚀、注入等10+工艺步骤的500+参数，开发Excel-VBA自动化报表工具，实现良率数据实时汇总与异常指标高亮提醒，将人工数据处理时间从4小时/天缩短至30分钟，支撑团队更快响应产线波动。

协助资深工程师完成8英寸晶圆厂（模拟芯片）良率基础分析，覆盖清洗、光刻、薄膜工艺段，执行缺陷分类、数据采集及初步根因排查，参与良率改善项目落地。

• 负责清洗工艺段缺陷数据统计，使用KLA SP-5扫描电镜检测1000+片晶圆的颗粒污染，按尺寸（≥0.1μm）、成分（有机/无机）分类，发现CMP后清洗槽槽液寿命不足（颗粒数从50颗/片升至150颗/片）是主要污染源。推动延长槽液更换周期（从7天改为5天）并增加在线过滤精度（从0.2μm降至0.1μm），清洗后晶圆缺陷密度下降60%，对应光刻套刻良率提升0.8%。
• 参与200V BCD工艺良率提升项目，协助收集离子注入后的方块电阻数据，使用Minitab进行相关性分析，发现注硼剂量波动（±3%）与方块电阻超标（＞120Ω/□）强相关。建议工艺工程师将剂量控制精度从±3%收紧至±1.5%，并增加每片晶圆的在线剂量监测（从抽检改为全检），3个月内方块电阻超标率从2.1%降至0.7%。
• 优化良率报告模板，将分散在各系统的工艺参数（如光刻曝光能量、薄膜厚度）整合至统一数据库，设计关键指标（Wafer Map缺陷分布、CP测试良率分布）可视化图表，提升数据解读效率，获部门“最佳新人工具改进奖”。

12英寸FinFET先进工艺平台良率提升及满产攻关项目

• 项目背景：公司为应对AI芯片客户需求，导入12英寸FinFET工艺平台，但初期量产良率仅82%，产能利用率不足60%，核心目标是提升良率至90%+、实现设计产能12万片/月。我的职责是主导跨部门（光刻、刻蚀、薄膜、量测）工艺攻关，定位瓶颈并推动解决方案落地。
• 关键难题：FinFET鳍片侧壁粗糙度（RMS）波动达±1.2nm，导致阈值电压（Vt）偏差±0.15V；同时ASML NXT 2000i光刻机套刻精度（Overlay）稳定性不足，批次间偏移超1.5nm，严重影响良率。
• 核心行动：1）用AFM+TEM联用分析鳍片形貌，结合TCAD Sentaurus仿真，发现刻蚀工艺中Cl2/O2比例与射频功率匹配不当是粗糙度主因，调整参数将RMS控制在±0.8nm内；2）针对光刻套刻问题，引入SMASH实时监测系统，同步校准光刻机台间的晶格匹配度，优化OPC模型修正量，将Overlay偏差降至1nm以内；3）建立“鳍片形貌-Vt-良率”关联模型，每周组织跨部门数据对齐会，推动5轮工艺配方迭代。
• 项目成果：良率提升至91.8%，产能利用率达118%，年新增营收3.5亿元；主导输出的《FinFET工艺稳定性控制手册》成为公司标准，个人获2023年度“晶耀工艺突破一等奖”。

750V车规级高压MOSFET工艺优化与AEC-Q101认证项目

• 项目背景：公司布局车规级功率器件市场，现有750V高压MOSFET工艺存在击穿电压（Vbr）波动大（±10%）、高温反向偏置（HTRB）失效率高（3%）问题，无法满足AEC-Q101认证要求。我的职责是负责漂移区掺杂、栅氧化层等核心工艺设计与验证，推动产品达标量产。
• 关键难题：1）传统离子注入工艺导致漂移区掺杂浓度均匀性差（CV值＞15%），引发Vbr波动；2）常规干氧栅氧化层界面态密度高（Dit＞1e11 cm-²·eV-¹），加速器件老化失效。
• 核心行动：1）针对掺杂均匀性问题，设计DOE实验验证大束流注入（剂量1e13 cm-²）+ 快速热退火（RTA，1100℃×10s）工艺，将CV值降至8%以内；2）将栅氧化层工艺从干氧改为RTO（快速热氧化）+ 氮掺杂，降低Dit至5e10 cm-²·eV-¹，提升氧化层可靠性；3）推动供应链导入高阻硅片（电阻率＞1000Ω·cm），减少基底杂质对器件性能的影响。
• 项目成果：Vbr一致性提升至±3%，HTRB失效率降至0.15%，顺利通过AEC-Q101认证；产品量产出货后，成为公司车规级主力产品，年销售额达1.9亿元，支撑公司进入国内前三高压MOSFET供应商梯队。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。