负责12英寸晶圆厂逻辑制程（28nm节点）光刻与刻蚀工艺段的良率数据监控、异常定位及基础优化，协同工艺/设备工程师完成局部工艺模块的良率提升。

• 搭建基于YMS系统的光刻工艺良率监控看板，集成套刻精度（Overlay）、关键尺寸均匀性（CD Uniformity）等12项核心指标，设置动态阈值触发机制，将异常响应时效从4小时缩短至1.5小时，季度内拦截因掩膜版图形偏移导致的低良批次7批次，避免约200万片晶圆报废损失。
• 针对刻蚀后线宽（CD）波动超规问题，运用SPC分析锁定刻蚀腔室射频功率稳定性异常，联合设备工程师拆解发现匹配器老化导致功率漂移，协调更换部件并优化腔室预处理流程，刻蚀CD均匀性从±3nm提升至±1.8nm，对应工序良率从92.5%提升至94.2%。
• 主导完成28nm逻辑芯片接触孔（Contact Hole）良率专项，通过FIB-SEM失效分析定位孔内残留聚合物问题，结合XPS成分检测确认与光刻胶灰化工艺参数相关，调整O2等离子体浓度与处理时间，接触孔良率从89.1%提升至91.7%，单月挽回营收约80万元。

主导7nm FinFET制程良率爬坡项目，统筹工艺、设备、量测多部门资源，解决系统性良率瓶颈，推动产线从研发转量产阶段的良率达标。

• 针对7nm N5层金属互连良率低于85%的问题，牵头开展跨部门RCA分析，通过聚焦离子束（FIB）切片与透射电镜（TEM）观测，发现铜扩散阻挡层（TaN）厚度不均导致电迁移失效；协同薄膜工艺团队优化原子层沉积（ALD）工艺温度曲线，TaN厚度均匀性从±5%提升至±2%，金属互连良率3个月内提升至92.3%，支撑产线通过客户量产认证。
• 建立基于机器学习的良率预测模型，整合量测数据（CD、Overlay）、工艺参数（等离子体功率、温度）及环境变量（洁净室湿度），使用JMP平台训练随机森林算法，提前48小时预测高风险批次，良率异常批次漏检率从15%降至3%，年度减少良率损失约1200万元。
• 推动设计-工艺协同优化（DTCO），针对高频信号延迟问题，联合设计团队调整关键层光刻胶显影时间，配合工艺端优化光刻机焦距补偿策略，7nm芯片关键路径延迟降低8%，良率伴随电性能稳定性提升同步增长1.5%，获客户年度技术创新奖。

统筹全厂（覆盖7nm逻辑、19nm存储多产品线）良率战略制定与落地，管理8人良率分析团队，构建良率管理体系支撑年度94%+良率目标。

• 制定分级良率KPI体系，将产线良率拆解为工艺模块良率、设备稳定性良率、设计匹配良率三级指标，配套开发自动化良率报告系统，实现周度良率波动根因自动归类，团队分析效率提升50%，全年产线平均良率从90.5%提升至94.8%，超额完成年度目标。
• 搭建良率知识管理系统，沉淀200+典型良率案例（含失效模式、分析路径、解决策略），开发新人30天快速上岗培训课程，团队成员独立处理良率异常的平均周期从6周缩短至3.5周，支撑产线扩产时的人员快速补位。
• 主导车规级MCU芯片良率攻坚项目，针对AEC-Q100认证要求的125℃高温环境下漏电流超标问题，通过优化浅槽隔离（STI）工艺中的氧化层生长速率，结合引入新型掺杂气体降低界面缺陷密度，车规级良率达标率从88%提升至96.5%，助力获取头部车企2亿颗年度采购订单。

12英寸FinFET先进工艺平台良率提升及满产攻关项目

• 项目背景：公司为应对AI芯片客户需求，导入12英寸FinFET工艺平台，但初期量产良率仅82%，产能利用率不足60%，核心目标是提升良率至90%+、实现设计产能12万片/月。我的职责是主导跨部门（光刻、刻蚀、薄膜、量测）工艺攻关，定位瓶颈并推动解决方案落地。
• 关键难题：FinFET鳍片侧壁粗糙度（RMS）波动达±1.2nm，导致阈值电压（Vt）偏差±0.15V；同时ASML NXT 2000i光刻机套刻精度（Overlay）稳定性不足，批次间偏移超1.5nm，严重影响良率。
• 核心行动：1）用AFM+TEM联用分析鳍片形貌，结合TCAD Sentaurus仿真，发现刻蚀工艺中Cl2/O2比例与射频功率匹配不当是粗糙度主因，调整参数将RMS控制在±0.8nm内；2）针对光刻套刻问题，引入SMASH实时监测系统，同步校准光刻机台间的晶格匹配度，优化OPC模型修正量，将Overlay偏差降至1nm以内；3）建立“鳍片形貌-Vt-良率”关联模型，每周组织跨部门数据对齐会，推动5轮工艺配方迭代。
• 项目成果：良率提升至91.8%，产能利用率达118%，年新增营收3.5亿元；主导输出的《FinFET工艺稳定性控制手册》成为公司标准，个人获2023年度“晶耀工艺突破一等奖”。

750V车规级高压MOSFET工艺优化与AEC-Q101认证项目

• 项目背景：公司布局车规级功率器件市场，现有750V高压MOSFET工艺存在击穿电压（Vbr）波动大（±10%）、高温反向偏置（HTRB）失效率高（3%）问题，无法满足AEC-Q101认证要求。我的职责是负责漂移区掺杂、栅氧化层等核心工艺设计与验证，推动产品达标量产。
• 关键难题：1）传统离子注入工艺导致漂移区掺杂浓度均匀性差（CV值＞15%），引发Vbr波动；2）常规干氧栅氧化层界面态密度高（Dit＞1e11 cm-²·eV-¹），加速器件老化失效。
• 核心行动：1）针对掺杂均匀性问题，设计DOE实验验证大束流注入（剂量1e13 cm-²）+ 快速热退火（RTA，1100℃×10s）工艺，将CV值降至8%以内；2）将栅氧化层工艺从干氧改为RTO（快速热氧化）+ 氮掺杂，降低Dit至5e10 cm-²·eV-¹，提升氧化层可靠性；3）推动供应链导入高阻硅片（电阻率＞1000Ω·cm），减少基底杂质对器件性能的影响。
• 项目成果：Vbr一致性提升至±3%，HTRB失效率降至0.15%，顺利通过AEC-Q101认证；产品量产出货后，成为公司车规级主力产品，年销售额达1.9亿元，支撑公司进入国内前三高压MOSFET供应商梯队。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。