负责12英寸28nm逻辑芯片量产线良率提升全流程管理，聚焦光刻、刻蚀、薄膜沉积三大核心工艺，通过缺陷溯源、工艺窗口优化及跨部门协同，推动良率从85%向90%爬坡，工作边界覆盖YMS系统数据建模、DOE实验设计及失效分析（FA）闭环。

• 主导28nm产品良率异常攻坚：针对Q2批次晶圆良率骤降3%问题，使用KLA Archer 500缺陷检测设备定位金属层桥接缺陷集中于WAT测试结构，结合SEM-EDS分析确认系铜互连刻蚀后残留聚合物导致；牵头工艺、设备、量测团队开展5轮DOE，优化刻蚀机（Lam 2300）射频功率与腔室压力参数，将缺陷密度从0.8/cm²降至0.3/cm²，良率回升至目标值+0.5%。
• 搭建关键工艺窗口监控体系：基于SPC统计过程控制理论，筛选光刻（ASML NXT 1980Di）套刻误差（OVL）、薄膜应力（FSM）等12个CTQ参数，开发YMS系统自动预警模型，将异常响应时间从48小时压缩至6小时；推动量测频率从每片抽检调整为全检关键层，提前拦截3批次因光刻胶厚度波动导致的图形失真，避免1200片晶圆报废。
• 推动新材料导入良率验证：配合先进制程预研，主导低k介质（k=2.5）沉积工艺（TEL Centura Rapier）良率爬坡，通过设计正交实验优化等离子体源功率与气体比例（C4F8/O2/N2），解决初期击穿电压偏低问题；建立缺陷分类（Particle/Scratch/Etch Residue）数据库，3个月内将良率从78%提升至85%，支撑该材料通过客户认证。
• 设计预防性良率改善方案：基于历史良率数据挖掘（Minitab相关性分析），识别刻蚀均匀性与腔室清洁周期强关联，将原7天清洁周期缩短至5天；联合设备工程师优化腔室等离子体分布算法，使工艺腔室间差异从±3%降至±1%，年度减少因腔室匹配不良导致的良率损失约200万美金。

负责8英寸40nm BCD工艺平台良率优化，重点解决接触孔电阻异常、钝化层针孔等典型失效问题，工作覆盖从晶圆入库到出货全生命周期数据跟踪，需协同光刻、注入、CMP等工序团队完成良率提升目标。

• 攻克接触孔电阻超规问题：针对40nm PMOS管接触孔方块电阻离散度大（3σ=12%），使用四探针量测（KLA Tencor SP-5）结合TEM截面分析，发现系注入后退火温度梯度不均导致掺杂激活不足；调整快速热退火（RTP）设备（Applied Materials Centura RTP）温区分布，将方块电阻离散度压缩至8%，对应芯片漏电流超标率下降60%。
• 优化钝化层可靠性良率：量产中发现部分芯片经HTOL测试后出现钝化层裂纹，通过XPS表面成分分析锁定系氮化硅/氧化硅界面应力累积；引入低温PECVD工艺（Lam TCP 9600）调整膜层应力（从+1.2GPa降至+0.5GPa），并增加等离子体后处理步骤，使1000小时HTOL失效率从0.7%降至0.2%，支撑产品通过AEC-Q100车规认证。
• 建立缺陷根因分类标准：梳理40nm产线TOP5缺陷模式（占比75%），编制《良率失效分析手册》，明确光学检测（AOI）与扫描电镜（SEM）的分级判定规则；推动量测站增加关键层3D轮廓量测（Zygo NewView），将缺陷误判率从15%降至5%，缩短FA周期30%。
• 支撑新产品良率快速爬坡：负责首颗40nm电池管理IC量产，通过前期工艺仿真（Silvaco TCAD）预判光刻胶显影不充分风险，提前调整显影液浓度（从2.3%升至2.5%）与软烤温度（95℃→100℃）；量产首月良率达82%（行业平均78%），获客户‘最佳交付质量奖’。

初始负责6英寸55nm NOR Flash工艺整合，后期主动申请转入良率提升组，聚焦光刻对准精度、离子注入均匀性等基础工艺问题，完成从工艺执行到良率分析的能力迁移。

• 优化光刻套刻精度：针对55nm NOR Flash字线偏移超规（3σ=25nm），通过调整掩膜版CD均匀性（从±12nm至±8nm）及光刻机（SMEE i-line）工件台校准频率（每日→每班），将套刻误差控制在18nm内，支撑存储单元尺寸缩小10%，单die容量提升16%。
• 改善离子注入均匀性：量产中发现源漏极掺杂浓度波动（3σ=12%），使用Maptron离子注入机（Axcelis Optima）的束流扫描参数优化，结合晶圆旋转速度动态调整，将方块电阻均匀性从±8%提升至±4%，对应芯片读取速度一致性显著增强。
• 初步建立良率分析能力：协助资深工程师完成月度良率报告，学习使用YMS系统提取关键工艺参数（如刻蚀速率、退火温度），通过Excel VBA编写数据透视表，识别出CMP抛光垫磨损与金属线宽偏差的相关性，提出增加垫清洗频次的改进建议，良率季度环比提升1.2%。

14nm FinFET车规级芯片栅极氧化层缺陷率优化项目

• 项目背景：公司承接头部车企车规级MCU的14nm FinFET工艺量产订单，核心要求栅极氧化层（SiO₂）针孔缺陷率≤1%。但试产阶段缺陷率达5%，导致晶圆良率不足80%，无法满足客户交付标准。我作为工艺开发模块核心负责人，主导缺陷根因分析与工艺优化全流程。
• 关键难题与技术方案：缺陷为纳米级针孔（＜20nm），传统SEM/EDS难以精准定位；且涉及清洗、热氧化、光刻多工序交互影响，溯源难度大。我牵头引入AFM（原子力显微镜）+FIB（聚焦离子束）截面制样组合技术，实现缺陷三维形貌表征；同时搭建SPC（统计过程控制）系统，关联12道前置工序的200+参数，锁定异常变量。
• 核心行动与创新：通过AFM-FIB分析发现，清洗工序HF溶液残留（＞10ppb）会弱化硅表面晶格，热氧化时易形成针孔。针对性优化三方面：1）调整DIW冲洗时间从30s延长至60s，引入在线电导率传感器实时监控，将HF残留降至＜1ppb；2）优化氧化炉管温场均匀性，通过调整加热棒功率分布，把炉内温差从±3℃压缩至±1℃；3）建立“清洗-氧化”工序联动模型，用随机森林算法预测残留风险，提前触发报警。
• 项目成果与价值：缺陷率降至0.25%，低于客户要求5倍；量产良率提升至92%，支撑公司拿下该客户3年1.5亿元订单。我个人主导的“多工序联动缺陷溯源方法”被纳入公司工艺标准库，获年度“工艺突破一等奖”。

28nm CMOS器件接触孔铜填充空洞率优化项目

• 项目背景：公司28nm逻辑芯片产品进入量产爬坡期，接触孔（Contact Hole）铜填充空洞率高达8%，导致器件漏电流超标，良率卡在85%无法提升。我作为工艺工程师，参与“接触孔良率提升专项”，负责沉积与填充工序的优化。
• 关键难题与技术路径：空洞根源在于钽阻挡层（Ta/TaN）与硅表面结合力不足，导致铜浆渗透不均。我用XPS（X射线光电子能谱）分析发现，阻挡层氮含量偏高（＞3%）是主因——高氮会降低铜的润湿性。需调整PVD（物理气相沉积）参数，同时改善接触孔表面预处理工艺。
• 核心行动与技术突破：1）优化PVD溅射工艺，将氩气流量从30sccm降至20sccm，溅射功率从1500W调至1200W，使阻挡层氮含量降至1.2%；2）引入Ar等离子体预处理，在接触孔侧壁形成纳米级粗糙结构，提升阻挡层附着力；3）同步调整铜电镀的添加剂配比，增强铜在细孔内的填充能力。
• 项目成果与价值：接触孔空洞率降至0.8%，器件漏电流降低40%，量产良率提升至93%；单月节省不良晶圆成本约1800万元。该项目优化方案被复制到公司同制程其他产品，累计产生年效益超5000万元，我也借此晋升为资深工艺工程师。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。