负责12英寸晶圆厂CIS（图像传感器）产线良率分析与提升，聚焦光刻、刻蚀、薄膜沉积三大核心工艺，协同工艺整合（PIE）、设备工程（EE）团队定位良率瓶颈，推动系统性改善方案落地。

• 主导CIS产线月度良率波动根因分析（RCA），通过Yield Management System（YMS）提取500+批次数据，结合SPC（统计过程控制）识别出光刻对准标记偏移为关键因子；牵头设计DOE（实验设计）验证掩膜版CD均匀性与光刻机台热稳定性关联，调整掩膜版清洗周期并优化机台温控参数，3个月内将套刻精度（Overlay）从1.8nm降至1.2nm，对应良率提升4.2%（从92.1%到96.3%）。
• 针对刻蚀后金属线宽（CD）偏差超规问题，联合电镜（SEM）分析确认刻蚀腔室等离子体分布不均；引入FDC（故障检测分类）系统实时监控射频功率波动，优化腔室射频匹配器校准频率，将CD标准差从3.5nm压缩至1.8nm，批次不良率从3.7%降至0.9%，年节约返工成本约280万元。
• 搭建CIS像素缺陷分类模型，基于KLA-Tencor缺陷检测数据训练随机森林算法，实现金属桥接、颗粒污染等8类缺陷自动归类，缺陷定位效率提升60%；推动前端工艺增加PM（预防性维护）频次，关键缺陷发生率下降35%，支撑产线良率从94.5%稳定至97.1%。
• 协同研发团队完成新配方光刻胶导入验证，设计对比实验评估不同显影时间对线宽粗糙度（LWR）的影响，确定最优工艺窗口；通过PFMEA（过程失效模式分析）提前识别胶层残留风险，制定等离子体灰化工艺调整方案，新产品导入良率爬坡周期从8周缩短至5周。

支持成熟制程（28nm-14nm）逻辑芯片良率提升，负责基础工艺（如CMP抛光、离子注入）数据监控与异常处理，协助资深工程师完成良率改善项目落地。

• 搭建CMP后表面粗糙度（Ra）监控体系，使用AFM（原子力显微镜）采集5000+片数据，发现抛光垫转速与Wafer压重非线性关系；提出“分段式压力补偿”方案，Ra超规率从2.1%降至0.3%，支撑后续金属层良率提升2.8%。
• 参与14nm FinFET产线硼掺杂（Boron Implant）均匀性异常排查，通过四探针测试（4-Point Probe）定位注入角度偏差；协同设备工程师调整离子源灯丝电流，配合机台校准程序优化，注入均匀性从±3.2%提升至±1.5%，对应良率损失减少1.9%。
• 每日跟踪WAT（晶圆允收测试）参数趋势，发现阱区电阻（NW Rsh）异常波动后，通过切片分析确认注入能量漂移；推动工艺工程师重新校准注入机能量校准件，将参数CPK（过程能力指数）从1.33提升至1.67，稳定了后续栅氧化层良率。
• 协助完成旧版图设计良率回溯分析，提取500+失效芯片SEM图像，归纳出接触孔（Contact）未穿透介质层的高频缺陷模式；反馈设计端优化接触孔密度，同类缺陷发生率下降55%，间接提升批次良率0.7%。

12英寸晶圆厂55nm逻辑芯片铜互连工艺良率提升项目

• 公司承接某头部手机芯片厂商55nm逻辑芯片量产订单，铜互连工艺（含阻挡层/籽晶层沉积、通孔刻蚀、电镀铜填充）良率长期卡在82%，低于客户要求的90%交付标准，直接影响月度营收目标达成。我的核心职责是主导铜互连全流程工艺的问题定位、跨部门（设备、研发、质量）协同优化，目标是3个月内将良率提升至90%以上。
• 项目面临两大关键瓶颈：一是通孔底部阻挡层（Ta/TaN）与籽晶层（Cu）界面存在“剥离缺陷”，导致电镀时空洞率高达15%；二是电镀铜厚度均匀性波动大（±3σ达5%），需额外增加10%的 CMP 抛光成本修正。我通过SEM/EDS分析缺陷形貌，结合COMSOL模拟通孔内电场与铜离子扩散路径，定位到阻挡层沉积时氩气流量过高导致薄膜应力集中；同时用KLA-Tencor在线检测数据建立缺陷相关性模型，识别出籽晶层溅射功率不足是界面结合力弱的核心原因。
• 针对阻挡层剥离问题，我牵头调整磁控溅射工艺参数：将氩气流量从8sccm降至5sccm，同时提高靶材功率至3kW，降低薄膜内应力；并引入“预清洗+等离子体活化”步骤，增强阻挡层与硅衬底的粘附力，空洞率从15%降至2%以内。针对电镀均匀性，我优化了电镀液添加剂配方（增加整平剂PEG浓度从1.2g/L至1.5g/L，抑制铜离子在高电流密度区过度沉积），并通过COMSOL模拟调整阳极挡板开孔率，将电镀均匀性提升至±1.5%；同时联动设备团队校准喷镀头压力分布，进一步缩小批次间差异。此外，我还主导开发了基于机器学习的缺陷预测模型，用历史缺陷数据训练算法，提前拦截80%以上的潜在不良晶圆。
• 项目最终将铜互连良率提升至91.8%，超目标1.8个百分点，单月额外产出2.1万片合格晶圆，年降本约1260万元。我主导的“阻挡层应力控制+电镀添加剂优化”方案被纳入公司55nm铜互连量产SOP，相关专利《一种降低铜互连通孔空洞的方法》已提交受理。我个人因此获得2023年度公司“工艺突破一等奖”，并晋升为铜互连工艺模块负责人。

8英寸晶圆厂MEMS传感器浅槽隔离（STI）工艺稳定性提升项目

• 公司切入MEMS传感器代工赛道，承接某汽车传感器厂商的压力传感器订单，但其STI工艺（含氧化硅沉积、光刻、刻蚀、氧化硅填充、CMP）的线宽均匀性波动达±4nm，导致传感器 piezoresistive 膜层应力分布不均，器件灵敏度偏差超客户规格（±5%），引发批量退货。我的职责是负责STI工艺全流程的参数调试与稳定性控制，目标是6个月内将线宽均匀性压缩至±2nm以内，退货率降至1%以下。
• 项目核心难点在于：一是STI刻蚀时射频功率波动导致沟槽侧壁粗糙度超标（Ra达1.2nm），影响后续氧化硅填充；二是HDP-CVD氧化硅沉积速率不稳定，导致填充空隙率高达8%，CMP后表面平整度无法满足要求。我通过设计DOE实验，分析了刻蚀机等离子体密度与射频功率的耦合关系——当功率波动超过±50W时，刻蚀速率变化达±10%，直接导致沟槽尺寸偏差。同时，用XPS检测发现氧化硅填充空隙源于沉积时硅烷流量不足，导致薄膜致密性差。
• 针对刻蚀问题，我优化了刻蚀机射频电源的控制逻辑，引入闭环反馈系统实时调整功率，将波动控制在±20W以内，沟槽侧壁粗糙度降至Ra≤0.8nm。针对氧化硅填充，我调整HDP-CVD工艺参数：将硅烷流量从150sccm增至180sccm，同时提高沉积温度至420℃，增强薄膜致密性，空隙率降至2%以下；并联动CMP团队调整抛光垫转速与压力，将表面平整度（WIWNU）从±3nm提升至±1.2nm。此外，我还建立了STI工艺SPC监控系统，对刻蚀速率、沉积温度、抛光压力等12个关键参数进行实时预警，确保工艺稳定性。
• 项目完成后，STI线宽均匀性稳定在±1.5nm以内，器件灵敏度偏差降至±3%以内，客户退货率从12%降至0.8%，年度订单量增加35%。我编制的《STI工艺参数控制手册》成为公司MEMS代工的标准作业指导书，团队工艺调试效率提升40%。此项目也让我积累了MEMS工艺与CMOS工艺兼容的实战经验，为后续转向先进封装工艺奠定了基础。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。