负责12英寸晶圆厂光刻、刻蚀、薄膜沉积设备的端到端管理，聚焦设备效率（OEE）、稳定性及工艺匹配性优化，支撑55nm-28nm逻辑芯片产线良率提升与产能爬坡。

• 主导ASML NXT:2000i光刻机预测性维护体系搭建，基于设备日志与振动传感器数据，运用Python开发机器学习模型（XGBoost算法），识别光源模块、双工件台的早期故障特征（如功率波动超±2%、定位误差＞0.5nm），将传统周期性PM调整为基于健康度的动态维护，年度停机时间从450小时压缩至337.5小时，OEE从78%提升至84%，支撑产线月投片量增加1.2万片。
• 解决TSV刻蚀机（应用材料Centura DPS II）腔室污染导致的良率跳变问题，通过SEM-EDS分析腔室内衬残留物成分（主要为Si/C聚合物），联合供应商开发钇稳定氧化锆（YSZ）涂层方案，同步调整工艺参数（射频功率从1500W降至1350W，压力从5mTorr升至7mTorr），使颗粒缺陷密度从0.8个/cm²降至0.2个/cm²，对应WAT（晶圆允收测试）良率提升6.5%（92%→98.5%）。
• 设计薄膜沉积设备（东京电子TEL SYC-3100）快速换型（SMED）方案，拆解换靶流程中的瓶颈（原人工吊装靶材耗时60分钟），定制电动升降工装与AGV自动运输路径，配套编制标准化SOP，将换型时间压缩至45分钟，支持多产品混线生产效率提升15%（月产能从8千片增至9.2千片）。
• 推动设备数据平台与MES系统深度集成，搭建包含温度、颗粒计数、射频功率等12项关键指标的实时监控看板，设置三级预警机制（黄/橙/红），实现设备异常提前4-6小时预警，全年减少非计划停机导致的晶圆报废1200片，直接经济损失降低约240万元。

负责8英寸晶圆厂刻蚀、离子注入设备的日常维护与性能优化，保障0.18μm-0.35μm模拟芯片产线稳定运行，重点解决设备一致性与工艺匹配问题。

• 针对应用材料Centura Etch刻蚀机刻蚀速率波动问题，建立射频匹配器阻抗-速率关联模型，通过替换高频电容（原10pF→12pF）与优化自动匹配算法（响应时间从500ms缩短至200ms），使速率均匀性从±3%提升至±1.5%，满足客户线宽精度±0.2μm要求（CD均匀性从2nm改善至1nm）。
• 参与Axcelis Optima HD离子注入机高能注入（200-300keV）升级项目，设计双级分子泵+低温泵组合抽气方案，配合腔壁DLC涂层处理，将抽气时间从35分钟降至20分钟，背景压力稳定在5e-9 Torr以下，支撑硼磷重掺杂工艺良率从88%提升至93%。
• 编制《设备故障根因分析（RCA）操作指南》，覆盖射频电源失效、剂量校准偏差等8类高频问题，组织团队开展FMEA培训6场，年度设备维修时长从4小时/次缩短至1.5小时/次，维修成本降低18%（120万元→98万元）。

协助资深工程师完成刻蚀、清洗设备的日常巡检、基础维护及数据记录，参与设备改进项目，积累半导体设备全生命周期管理经验。

• 执行AMAT Centura Clean刻蚀设备标准化点检（含真空度、气体流量、电极温度等15项参数），通过趋势分析提前发现气体管路微泄漏隐患3次，避免因颗粒污染导致的晶圆不良批次从月均5批降至1批。
• 配合完成KLA-Tencor光刻检查设备软件升级，负责测试数据采集与对比（缺陷检测灵敏度从0.1μm→0.08μm，误报率从8%→5%），输出验证报告支持升级决策，新设备导入周期缩短2周。
• 参与湿法清洗设备（Screen SP-500）化学品浓度监控优化，引入在线折光仪替代人工滴定，实现HF/H2SO4浓度实时调控（波动从±5%→±1%），清洗均匀性提升，对应产品良率稳定在95%以上。

12英寸55nm逻辑工艺平台良率提升攻关项目

• 公司为导入头部AI芯片客户的55nm逻辑产品，新建产线初期良率仅82%，低于客户90%+的量产门槛；我的核心职责是牵头跨部门（光刻、薄膜、量测、失效分析）组建攻关小组，定位瓶颈并推动全流程优化，确保产品按时达标量产。
• 失效分析显示两大核心问题：一是铜互连层电迁移失效占比35%（根源是Ta/TaN阻挡层厚度均匀性差，±5%的波动导致局部电流密度过高）；二是光刻套刻精度波动（±1.2nm）引发栅极线宽偏差超规格（±0.3nm），影响器件性能一致性。
• 针对阻挡层问题，我主导重新设计PVD工艺参数——将Ta靶材功率从8kW提升至10kW以增强靶材溅射均匀性，同步将氩气流量从20sccm调至25sccm优化等离子体密度，最终使阻挡层厚度均匀性降至±2%以内；针对套刻问题，联动光刻团队引入机器学习算法（基于1000+片晶圆的套刻误差数据训练），修正OPC模型中的版图匹配偏差，将套刻精度压缩至±0.8nm以内；同时建立关键工序（PVD、光刻）的实时量测预警系统，设置±1%的厚度/套刻波动阈值，提前干预异常。
• 项目实施3个月后，良率逐步爬升至93.5%，超客户目标3.5个百分点，助力产品顺利通过客户的AEC-Q100认证并量产；该产线年营收新增1200万元，我因此获公司“年度技术创新奖”，相关工艺参数被纳入公司55nm逻辑平台的SOP，成为后续同类项目的基准方案。

8英寸0.18μm功率MOSFET导通电阻优化项目

• 公司主力产品0.18μm功率MOSFET的导通电阻（Rds(on)）较竞品高12%，导致客户终端电源产品效率低于预期；我的任务是聚焦前端工艺（源漏注入、退火、栅氧化），将Rds(on)降低15%以上，提升产品竞争力。
• 前期实验发现两大痛点：一是源漏区结深一致性差（±8%），导致电流路径分布不均，局部电阻偏高；二是栅氧化层击穿电压波动大（6.0-7.0V），既影响可靠性又限制器件性能发挥；我通过TCAD仿真（模拟注入能量/剂量对结深的影响）结合SIMS杂质浓度分析，定位到注入参数与退火条件的不匹配问题。
• 针对结深问题，调整源漏注入工艺——硼注入能量从120keV降至100keV（减少穿透深度偏差）、剂量从5e15/cm²增至6e15/cm²（确保杂质浓度均匀性），配合退火温度从1050℃升至1100℃、时间延长至40分钟，使结深均匀性提升至±3%以内；针对栅氧化层，优化氧化炉温场分布（通过新增3个加热探头），将温度均匀性从±3℃控制在±1℃以内，并引入椭偏仪实时监控氧化层厚度（精度±0.1nm），使击穿电压稳定在7.2V以上。
• 优化后Rds(on)较之前降低18%，超目标3个百分点，产品良率从85%提升至91%；客户因此追加20%的年度订单，该工艺方案被推广至公司所有0.18μm功率器件产品线，我主导修订的《0.18μm功率MOSFET前端工艺规范》成为团队核心技术文档，也让我从工艺执行岗成长为能独立主导专项优化的骨干工程师。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。