负责12英寸晶圆厂产线核心设备（刻蚀、PECVD、光刻）全生命周期管理，聚焦设备稳定性提升、异常根因分析及预防性维护体系优化，支撑55nm逻辑芯片量产线OEE（设备综合效率）目标达成。

• 主导解决刻蚀机（TEL Centura DPS II）高频次异常停机问题，通过FDC（故障检测与分类）系统采集射频电源、真空腔室压力等12类参数，结合XGBoost算法训练异常预测模型（准确率89%），定位为射频匹配器老化导致的功率波动；协调供应商定制陶瓷基匹配器部件，将MTBF（平均无故障时间）从45小时提升至82小时，Q3-Q4季度停机时间减少67%（约120小时）。
• 优化PECVD设备（应用材料Centura iPLASMA）工艺腔室清洁流程，针对氮化硅薄膜沉积后颗粒污染超标问题（原良率损失3.2%），引入远程等离子体源（RPS）预清洁方案，调整Ar/O2比例至1:3并延长辉光时间至45秒；配合SEM/EDS分析验证，颗粒计数从85颗/片降至12颗/片，对应批次良率提升2.8%，年节约返工成本超200万元。
• 推动光刻机（ASML NXT:2000i）光源系统预防性维护策略升级，基于历史数据建立汞灯寿命预测模型（R²=0.91），将原每200小时强制更换调整为动态阈值（220±10小时）；同步优化UV能量校准流程，年度备件成本降低41万元，同时保持曝光均匀性波动＜0.5%，满足客户CD均匀性规格（±2nm）。
• 主导新购原子层沉积（ALD）设备（ASM F-120）的厂务对接与调试，完成真空管路氦质谱检漏（泄漏率＜1e-9 mbar·L/s）、冷却水系统温度梯度校准（±0.1℃）及工艺配方转移验证；设备提前7天通过PPA（Process Performance Audit），首月产能达标率98.6%，助力产线40nm工艺验证节点提前2周完成。

负责8英寸产线刻蚀、薄膜沉积设备日常维护与性能优化，支持0.18μm功率器件量产爬坡，重点解决设备异常导致的良率波动问题。

• 解决刻蚀机（Lam 2300 Exelan）工艺腔室侧壁沉积导致的晶圆边缘缺陷问题（缺陷密度5.6个/cm²），通过SEM分析确认为CxFy聚合物残留；调整工艺气体中Cl2/O2比例至4:1并增加后等离子体清洗步骤（功率300W，时间90s），缺陷密度降至1.2个/cm²，批次良率提升1.9%（从92.3%到94.2%）。
• 参与PECVD设备（Novellus Concept One）年度大修项目，负责射频电源校准（频率13.56MHz±0.01%）、匹配网络阻抗调节（反射功率＜50W）及工艺腔室壁厚测量（误差＜0.02mm）；设备维修后沉积速率均匀性从±3%提升至±1.5%，满足客户对SiO2膜厚偏差＜1nm的规格要求。
• 搭建设备关键参数监控看板，集成PLC实时数据与MES系统，对刻蚀速率、膜厚偏差等15项指标设置三级预警（黄/橙/红）；异常响应时间从4小时缩短至30分钟，全年避免因参数漂移导致的批量报废事件12起，直接减少物料损失约80万元。

协助完成半导体设备日常点检、基础维护及简单故障排查，参与设备文档管理与新人培训，保障产线设备稳定运行。

• 执行刻蚀机、薄膜沉积设备的日/周点检，完成真空计校准（精度±1%）、射频线阻抗测试（50Ω±0.5Ω）等20+项检查；建立标准化点检表并推动部门采纳，设备因点检遗漏导致的异常停机减少55%（从月均8次降至3.6次）。
• 协助处理光刻机（Canon Stepper）物镜污染问题，使用氮气枪配合异丙醇棉签清洁，结合显微镜（500倍）确认无残留颗粒；恢复曝光精度至0.8μm，保障产线连续生产48小时无中断，避免订单交期延误风险。
• 整理设备维护手册及故障案例库，汇总常见故障代码（如E102射频匹配失败）的排查步骤与解决方案；新人培训周期从6周缩短至4周，团队独立处理简单故障的能力提升40%（从月均处理3次提升至5次）。

14nm FinFET逻辑器件量产良率提升攻关项目

• 项目背景：公司14nm FinFET逻辑芯片进入量产爬坡期，但因栅极工艺稳定性不足，良率仅82%，低于客户要求的90%目标，直接影响订单交付与营收。我的核心职责是主导栅极工艺（氧化层生长+侧墙刻蚀）的优化，定位并解决良率瓶颈问题。
• 关键难题：① 栅极氧化层厚度均匀性差（±3.2%），导致部分管芯阈值电压漂移；② 侧墙形貌偏差大（宽度±2.1nm），引发漏电流超标（占比良率损失的45%）。我通过SEM/TEM失效分析锁定问题根源，结合Sentaurus TCAD仿真验证工艺参数对器件性能的影响。
• 核心行动：1. 针对氧化层均匀性，优化氧化炉的“梯度温度场”设计——将炉管加热区从3段扩展至5段，同步调整N₂O气体流量斜率，使氧化层厚度偏差缩小至±1.5%；2. 针对侧墙形貌，引入“脉冲式CVD沉积+反应离子刻蚀（RIE）”组合工艺，通过调整沉积时的射频功率（从150W降至120W）降低侧壁沉积速率，再用分步刻蚀（先CF₄后O₂）修正侧墙轮廓，将宽度偏差控制在±0.8nm内；3. 建立SPC在线监测系统，实时关联氧化炉温度、刻蚀气体压力与良率数据，提前预警工艺波动。
• 项目成果：量产良率提升至92.5%（超目标2.5个百分点），单月出货量从8万片增至10.4万片（+30%），单芯片制造成本下降15%（约8美元/颗）。我主导的“氧化炉梯度温度场优化”方案被纳入公司14nm工艺标准，同时申请1项发明专利（一种FinFET栅极侧墙的脉冲沉积工艺）。

14nm FinFET接触孔（CT）工艺缺陷率降低项目

• 项目背景：公司14nm芯片测试阶段发现接触孔电阻异常升高（占失效率的30%），经分析是CT填充空洞与侧壁损伤导致。当时我是FinFET工艺开发组的核心成员，负责CT工艺（预清洗+钨填充）的优化，目标是将军用级芯片的CT缺陷率从5‰降至1‰以下。
• 关键难题：① 预清洗步骤的HF溶液残留会腐蚀Fin结构侧壁，形成“凹坑”导致钨填充不连续；② 钨沉积时的等离子体轰击会损伤接触孔底部的硅衬底，增加接触电阻。我通过聚焦离子束（FIB）切片与EDS元素分析，明确了残留HF与等离子体损伤的量化关系。
• 核心行动：1. 针对HF残留，优化预清洗的“稀释HF+去离子水冲洗”流程——将HF浓度从2%降至1%，冲洗时间从30秒延长至45秒，并引入兆声波清洗去除微小颗粒，使Fin侧壁凹坑深度从12nm降至3nm以内；2. 针对等离子体损伤，改用“远程等离子体源（RPS）”替代传统电容耦合等离子体（CCP）进行钨沉积前的表面活化，降低离子能量（从80eV降至30eV），同时调整WF₆与H₂的气体比例（从1:50调至1:70），使底部损伤区的电阻降低40%；3. 设计“接触孔电阻-形貌”关联模型，通过在线测试（四探针法）实时筛选异常孔位。
• 项目成果：CT缺陷率降至0.7‰，14nm军用芯片的接触孔可靠性测试（HTOL 1000小时）通过率从85%提升至98%。该工艺优化方案被复制到公司后续的12nm FinFET平台，节省了约200万元的失效分析成本。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。