负责12英寸晶圆厂ASML光刻、Lam刻蚀及应用材料薄膜沉积设备的全生命周期运维，主导设备异常根因分析、工艺匹配优化及OEE提升，支撑55nm逻辑芯片量产线良率与稳定性达标

• 针对ASML NXT:2000i光刻机套刻精度（Overlay）月均波动超1.2nm问题，通过FDC（故障检测分类）系统追溯腔室温度漂移与光学镜头热膨胀关联，主导调整冷却系统PID参数并优化校准周期，3个月内将Overlay波动压缩至0.8nm内，支撑12英寸产线良率提升1.8%。
• 牵头Lam 2300 Etch设备等离子体均匀性优化，结合等离子体仿真软件COMSOL模拟射频功率分布，调整上下电极间距与Cl₂/O₂气体比例，将刻蚀速率均匀性从±3.5%提升至±1.2%，对应WAT（晶圆允收测试）接触孔电阻不良率下降42%。
• 搭建设备健康度评估体系，整合SPC（统计过程控制）与机器学习算法，对刻蚀机射频电源异常、传输机械臂振动等12类潜在故障建立预测模型，提前72小时预警率达89%，全年设备非计划停机时间减少65小时，OEE（设备综合效率）从82%提升至89%。
• 推动与工艺部门协同开发“设备-工艺参数联动优化”流程，针对55nm节点铜互连刻蚀后表面粗糙度超标问题，同步调整刻蚀机偏压功率与光刻胶显影时间，使粗糙度RMS值从2.1nm降至1.3nm，满足客户电性规格要求。

承担8英寸晶圆厂Centura PVD、TEL涂胶显影设备的日常维护与工艺适配，解决设备异常导致的批次不良，保障成熟制程（0.18μm）功率器件量产稳定性

• 参与Centura 5500 PVD设备钛钨阻挡层薄膜应力优化，通过调整靶材溅射功率与工件台旋转速率，配合XRD（X射线衍射）检测应力分布，将薄膜内应力从+1.2GPa（拉应力）调整为-0.5GPa（压应力），解决了后续金属刻蚀后鳍片翘曲问题，良率回升3.6%。
• 主导处理TEL ACT-8涂胶显影机显影不均异常，通过拆解光学系统发现投影镜头存在微尘污染，结合洁净室管理规范制定三级过滤棉更换周期，同步优化显影液温度控制精度至±0.1℃，使CD（关键尺寸）均匀性从±4nm提升至±2nm。
• 建立设备预防性维护（PM）数据库，分析近2年机械臂卡片故障数据，定位传动皮带磨损周期，将原6个月PM周期缩短至4个月并更换加强型皮带，全年卡片停机次数从17次降至5次，MTTR（平均修复时间）从4小时压缩至1.5小时。
• 协助工艺部门完成0.18μm BCD工艺导入，负责刻蚀腔室与注入设备的匹配验证，通过调整注入机能量步长与刻蚀气体流量，解决深阱区掺杂浓度偏差问题，使器件击穿电压一致性提升15%。

辅助完成半导体设备（刻蚀、清洗）的日常点检、耗材更换及新设备验收，参与设备异常初步排查，为产线稳定运行提供基础支持

• 执行AMAT Centura DPS II刻蚀设备每日点检，记录射频功率、腔室真空度等23项关键参数，建立电子化台账并分析趋势，提前发现射频电源模块老化迹象，协助工程师在故障前完成备件更换，避免产线中断8小时。
• 参与Lam 4300清洗设备首台验证，完成工艺腔室钝化、化学液路循环测试等12项验收项目，整理《新设备导入验证报告》并输出3项改进建议（如增加废液过滤器），被纳入公司新设备验收标准。
• 协助处理清洗机喷嘴堵塞异常，通过拆解管路发现颗粒污染物来源为前道去胶工序，建议在药液槽增加磁过滤装置，使喷嘴堵塞频率从每周2次降至每月1次，清洗均匀性提升20%。
• 学习FDC系统基础操作，负责收集刻蚀机温度、压力等实时数据并绘制控制图，识别出冷却水流量波动异常，及时反馈工程师调整水泵频率，保障设备工艺稳定性。

14nm FinFET逻辑器件量产良率提升攻关项目

• 项目背景：公司14nm FinFET逻辑芯片进入量产爬坡期，但因栅极工艺稳定性不足，良率仅82%，低于客户要求的90%目标，直接影响订单交付与营收。我的核心职责是主导栅极工艺（氧化层生长+侧墙刻蚀）的优化，定位并解决良率瓶颈问题。
• 关键难题：① 栅极氧化层厚度均匀性差（±3.2%），导致部分管芯阈值电压漂移；② 侧墙形貌偏差大（宽度±2.1nm），引发漏电流超标（占比良率损失的45%）。我通过SEM/TEM失效分析锁定问题根源，结合Sentaurus TCAD仿真验证工艺参数对器件性能的影响。
• 核心行动：1. 针对氧化层均匀性，优化氧化炉的“梯度温度场”设计——将炉管加热区从3段扩展至5段，同步调整N₂O气体流量斜率，使氧化层厚度偏差缩小至±1.5%；2. 针对侧墙形貌，引入“脉冲式CVD沉积+反应离子刻蚀（RIE）”组合工艺，通过调整沉积时的射频功率（从150W降至120W）降低侧壁沉积速率，再用分步刻蚀（先CF₄后O₂）修正侧墙轮廓，将宽度偏差控制在±0.8nm内；3. 建立SPC在线监测系统，实时关联氧化炉温度、刻蚀气体压力与良率数据，提前预警工艺波动。
• 项目成果：量产良率提升至92.5%（超目标2.5个百分点），单月出货量从8万片增至10.4万片（+30%），单芯片制造成本下降15%（约8美元/颗）。我主导的“氧化炉梯度温度场优化”方案被纳入公司14nm工艺标准，同时申请1项发明专利（一种FinFET栅极侧墙的脉冲沉积工艺）。

14nm FinFET接触孔（CT）工艺缺陷率降低项目

• 项目背景：公司14nm芯片测试阶段发现接触孔电阻异常升高（占失效率的30%），经分析是CT填充空洞与侧壁损伤导致。当时我是FinFET工艺开发组的核心成员，负责CT工艺（预清洗+钨填充）的优化，目标是将军用级芯片的CT缺陷率从5‰降至1‰以下。
• 关键难题：① 预清洗步骤的HF溶液残留会腐蚀Fin结构侧壁，形成“凹坑”导致钨填充不连续；② 钨沉积时的等离子体轰击会损伤接触孔底部的硅衬底，增加接触电阻。我通过聚焦离子束（FIB）切片与EDS元素分析，明确了残留HF与等离子体损伤的量化关系。
• 核心行动：1. 针对HF残留，优化预清洗的“稀释HF+去离子水冲洗”流程——将HF浓度从2%降至1%，冲洗时间从30秒延长至45秒，并引入兆声波清洗去除微小颗粒，使Fin侧壁凹坑深度从12nm降至3nm以内；2. 针对等离子体损伤，改用“远程等离子体源（RPS）”替代传统电容耦合等离子体（CCP）进行钨沉积前的表面活化，降低离子能量（从80eV降至30eV），同时调整WF₆与H₂的气体比例（从1:50调至1:70），使底部损伤区的电阻降低40%；3. 设计“接触孔电阻-形貌”关联模型，通过在线测试（四探针法）实时筛选异常孔位。
• 项目成果：CT缺陷率降至0.7‰，14nm军用芯片的接触孔可靠性测试（HTOL 1000小时）通过率从85%提升至98%。该工艺优化方案被复制到公司后续的12nm FinFET平台，节省了约200万元的失效分析成本。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。