负责5G小基站射频前端模拟电路全流程设计，涵盖指标定义、仿真验证、版图协同及量产导入，主导从需求落地到交付的技术闭环。

• 主导5G小基站LNA（低噪声放大器）正向设计，基于ADS完成谐波平衡与S参数仿真，针对带内噪声系数（目标≤0.9dB）与增益（目标≥21dB）的矛盾，创新采用π型匹配网络替代传统L型结构，结合0402封装高Q值电感（Q>200@2.6GHz），最终实现噪声系数0.8dB、增益22.5dB，指标超额达成且面积缩减15%；同步解决高频（2.6GHz）下稳定性问题，通过调整源极电感负反馈，稳定因子K从0.98提升至1.05（|Δ|>1）。
• 牵头PA（功率放大器）线性化优化，利用Cadence Virtuoso负载牵引仿真定位三阶交调失真（IM3）超标（实测-35dBc vs 目标-48dBc），引入Doherty结构并优化偏置点（从AB类调整为A/B类混合），配合预失真电路调试，IM3改善15dBc至-50dBc，同时效率从32%提升至40%，支持28dBm饱和输出功率，满足5G NR 3.5GHz频段大带宽高线性需求。
• 协同版图团队制定ESD防护策略，基于JEDEC HBM 4kV标准，采用TVS二极管并联栅极电阻（10Ω）方案，在关键引脚（如RF IN、VCC）增加二级防护，通过TLP测试验证，ESD失效阈值从2kV提升至4.5kV，量产良率从92%修复至97%（月产2万片阶段）。
• 主导量产导入阶段DFM（可制造性设计）审查，使用Allegro检查过孔密度（原≤8mil/过孔）与焊盘对齐度，优化电源层分割与走线间距（调整至4mil），解决因布线拥挤导致的短路不良（占比12%），量产良率稳定在96.5%以上，支撑5万套5G小基站模块按时交付。

负责4G基站射频模拟电路模块设计及测试验证，聚焦ADC/DAC接口、跨阻放大器（TIA）等关键模块开发，衔接设计与测试环节。

• 参与4G RRU的ADC/DAC接口电路设计，基于MATLAB建立采样抖动模型（Jitter=√(Δt²+Δf²)），选用AD9208（14bit, 1GSPS）芯片并优化时钟分配网络（采用低抖动VCXO+扇出缓冲器），将采样时钟抖动从200fs降至150fs，系统SNR提升2dB（从58dB至60dB），满足3GPP对LTE-A Pro的解调门限要求。
• 调试TIA模块时发现输入阻抗不匹配导致带宽不足（原设计1GHz vs 目标2GHz），通过S参数反推调整反馈电阻（从1kΩ降至600Ω）与补偿电容（增加2pF），最终-3dB带宽达2.2GHz，同时噪声系数控制在1.2nV/√Hz（优于指标1.5nV/√Hz），支撑光模块接收灵敏度提升3dBm。
• 搭建ATE自动测试平台（基于Teradyne ETS），编写12类测试用例（覆盖增益、带宽、噪声等），实现100片样品/天的高效测试，故障定位时间从4小时/片缩短至2.4小时/片，加速问题收敛。
• 主导温循测试（-40℃~85℃）失效分析，发现偏置电路中基准源温漂（原±100ppm/℃）导致增益漂移（±0.5dB），更换为低温漂基准源（±10ppm/℃）并增加热敏电阻补偿网络，漂移量降至±0.2dB，通过Telcordia GR-468可靠性认证。

协助完成模拟电路模块设计与仿真，支撑团队基础电路开发，侧重原理图设计、仿真验证及测试配合。

• 协助设计Wi-Fi 5（802.11ac）模块LDO，基于LTspice仿真环路稳定性，原补偿网络（仅单极点）相位裕度45°易受负载突变影响，新增零点（Rc=10kΩ, Cc=10pF）后相位裕度提升至65°，输出纹波从15mV降至10mV（1.8V输出），满足射频芯片供电要求。
• 搭建运放CMRR测试平台（使用音频分析仪），发现PCB差分对布线不对称（长度差5mil）导致CMRR仅80dB（目标90dB），调整布线并对称度至±1mil后，CMRR提升至92dB，支撑ADC前端信号链噪声抑制。
• 参与原理图评审，识别3处ESD风险点（如RF开关控制引脚未加保护电阻），提出串联100Ω电阻+并联0.5pF电容方案，经ESD测试（±8kV接触放电）验证，失效次数从12次/轮降至0次，被纳入团队设计规范。
• 整理常用器件模型库（覆盖BJT、MOSFET、二极管），补充20+颗新器件PSPICE模型，团队仿真效率提升20%，减少重复建模时间。

5G小基站高可靠低功耗电源系统研发及量产导入

• 项目背景：随着5G小基站规模化部署，客户反馈现有电源系统存在“高负载效率下滑（满载效率仅88%）、多模块并联均流偏差大（±5%以上）、EMC辐射超标（CISPR 22 Class B限值+3dB）”三大痛点，无法满足户外柜紧凑部署及长期稳定运行需求。我的核心职责是主导电源系统架构设计、关键模块攻关及量产导入全流程，对齐客户交付要求。
• 关键难题：1）传统LLC谐振拓扑在高负载下变压器磁芯损耗激增，效率瓶颈明显；2）4路同步整流模块并联时，因驱动信号延迟导致均流不均，局部过热风险高；3）电源PCB布局紧凑，开关环路面积大，EMI辐射超出标准限值。
• 核心行动与创新：1）拓扑重构：将原LLC方案升级为“移相全桥+同步整流”混合拓扑，通过调整全桥开关频率（从100kHz降至80kHz）及谐振电感参数，降低磁芯损耗，同时引入数字控制器（TI UCD3138）实现动态相位调节，优化满载效率；2）均流方案创新：设计基于电流采样反馈的自适应均流电路，在每个模块输出端增加可调电阻网络，配合控制器实时调整各模块输出阻抗，将均流偏差从±5%压缩至±1%以内；3）EMC优化：参考CISPR 22标准，采用“分层屏蔽+铁氧体磁珠滤波”方案——在电源输入输出端增加共模电感+π型滤波电路，PCB层叠设计中插入接地屏蔽层，将辐射骚扰强度从38dBμV/m降至30dBμV/m以下。
• 项目成果：1）电源系统效率从88%提升至94%（满载），温升较原方案降低15℃，满足-40℃~+85℃宽温环境运行要求；2）均流一致性及EMC性能通过客户全项测试，支撑公司5G小基站产品中标某运营商10万台交付订单；3）主导编写《5G小基站电源设计规范》，形成公司内部技术标准；4）带领3人硬件团队完成从原型验证到量产爬坡（良率从92%提升至98.5%），个人贡献占比约60%（方案设计+问题攻关+团队管理）。

4G宏基站分布式电源模块小型化与热管理优化

• 项目背景：4G宏基站向“室外一体化机柜”转型，原有分布式电源模块体积过大（1U高度占2个槽位），无法适配新机柜的空间要求。我的任务是负责电源模块的小型化设计，同时保证效率≥92%、MTBF≥10万小时。
• 关键难题：1）传统硅MOSFET变压器体积大，占模块整体空间的40%；2）高功率密度下（20W/cm³），散热片与PCB布局冲突，芯片结温易超过105℃阈值；3）多芯片并联时热耦合严重，导致局部热岛效应。
• 核心行动与创新：1）器件选型突破：选用GaN FET（EPC2045）替代硅MOSFET，将变压器磁芯从EE55改为EE42，体积缩小35%；2）热管理方案设计：采用“均热板+铝鳍片”一体化散热结构，将PCB背面贴附的均热板与模块顶部鳍片连接，引导热量从芯片向鳍片传导，同时优化芯片布局（间隔≥2mm），减少热耦合；3）数字电源控制：引入PI InnoSwitch3-Pro控制器，实现输出电压闭环调节，降低纹波（从80mV降至30mV），提升电源稳定性。
• 项目成果：1）电源模块体积从120mm×80mm×25mm缩小至85mm×60mm×20mm（降幅30%），重量减轻25%；2）满载效率保持92.5%以上，结温控制在90℃以内，MTBF达到12万小时；3）模块成功应用于公司4G宏基站室外机柜方案，支撑20万台基站交付；4）独立完成原理图设计、PCB Layout（Altium Designer）及调试，解决了小型化与热管理的核心矛盾，个人贡献占比约70%。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。