负责5G小基站射频前端模拟电路全流程设计，涵盖指标定义、仿真验证、版图协同及量产导入，主导从需求落地到交付的技术闭环。

• 主导5G小基站LNA（低噪声放大器）正向设计，基于ADS完成谐波平衡与S参数仿真，针对带内噪声系数（目标≤0.9dB）与增益（目标≥21dB）的矛盾，创新采用π型匹配网络替代传统L型结构，结合0402封装高Q值电感（Q>200@2.6GHz），最终实现噪声系数0.8dB、增益22.5dB，指标超额达成且面积缩减15%；同步解决高频（2.6GHz）下稳定性问题，通过调整源极电感负反馈，稳定因子K从0.98提升至1.05（|Δ|>1）。
• 牵头PA（功率放大器）线性化优化，利用Cadence Virtuoso负载牵引仿真定位三阶交调失真（IM3）超标（实测-35dBc vs 目标-48dBc），引入Doherty结构并优化偏置点（从AB类调整为A/B类混合），配合预失真电路调试，IM3改善15dBc至-50dBc，同时效率从32%提升至40%，支持28dBm饱和输出功率，满足5G NR 3.5GHz频段大带宽高线性需求。
• 协同版图团队制定ESD防护策略，基于JEDEC HBM 4kV标准，采用TVS二极管并联栅极电阻（10Ω）方案，在关键引脚（如RF IN、VCC）增加二级防护，通过TLP测试验证，ESD失效阈值从2kV提升至4.5kV，量产良率从92%修复至97%（月产2万片阶段）。
• 主导量产导入阶段DFM（可制造性设计）审查，使用Allegro检查过孔密度（原≤8mil/过孔）与焊盘对齐度，优化电源层分割与走线间距（调整至4mil），解决因布线拥挤导致的短路不良（占比12%），量产良率稳定在96.5%以上，支撑5万套5G小基站模块按时交付。

负责4G基站射频模拟电路模块设计及测试验证，聚焦ADC/DAC接口、跨阻放大器（TIA）等关键模块开发，衔接设计与测试环节。

• 参与4G RRU的ADC/DAC接口电路设计，基于MATLAB建立采样抖动模型（Jitter=√(Δt²+Δf²)），选用AD9208（14bit, 1GSPS）芯片并优化时钟分配网络（采用低抖动VCXO+扇出缓冲器），将采样时钟抖动从200fs降至150fs，系统SNR提升2dB（从58dB至60dB），满足3GPP对LTE-A Pro的解调门限要求。
• 调试TIA模块时发现输入阻抗不匹配导致带宽不足（原设计1GHz vs 目标2GHz），通过S参数反推调整反馈电阻（从1kΩ降至600Ω）与补偿电容（增加2pF），最终-3dB带宽达2.2GHz，同时噪声系数控制在1.2nV/√Hz（优于指标1.5nV/√Hz），支撑光模块接收灵敏度提升3dBm。
• 搭建ATE自动测试平台（基于Teradyne ETS），编写12类测试用例（覆盖增益、带宽、噪声等），实现100片样品/天的高效测试，故障定位时间从4小时/片缩短至2.4小时/片，加速问题收敛。
• 主导温循测试（-40℃~85℃）失效分析，发现偏置电路中基准源温漂（原±100ppm/℃）导致增益漂移（±0.5dB），更换为低温漂基准源（±10ppm/℃）并增加热敏电阻补偿网络，漂移量降至±0.2dB，通过Telcordia GR-468可靠性认证。

协助完成模拟电路模块设计与仿真，支撑团队基础电路开发，侧重原理图设计、仿真验证及测试配合。

• 协助设计Wi-Fi 5（802.11ac）模块LDO，基于LTspice仿真环路稳定性，原补偿网络（仅单极点）相位裕度45°易受负载突变影响，新增零点（Rc=10kΩ, Cc=10pF）后相位裕度提升至65°，输出纹波从15mV降至10mV（1.8V输出），满足射频芯片供电要求。
• 搭建运放CMRR测试平台（使用音频分析仪），发现PCB差分对布线不对称（长度差5mil）导致CMRR仅80dB（目标90dB），调整布线并对称度至±1mil后，CMRR提升至92dB，支撑ADC前端信号链噪声抑制。
• 参与原理图评审，识别3处ESD风险点（如RF开关控制引脚未加保护电阻），提出串联100Ω电阻+并联0.5pF电容方案，经ESD测试（±8kV接触放电）验证，失效次数从12次/轮降至0次，被纳入团队设计规范。
• 整理常用器件模型库（覆盖BJT、MOSFET、二极管），补充20+颗新器件PSPICE模型，团队仿真效率提升20%，减少重复建模时间。

5G Sub-6GHz小基站射频前端模块高可靠性与量产化设计项目

• 项目背景：随着5G小基站规模化部署，运营商对射频前端模块提出「高频段（2.6GHz/3.5GHz）低干扰、高散热效率、量产良率≥95%」的刚性需求，原原型模块存在邻频杂散超标（-50dBm）、PA结温过高（105℃）及量产翘曲导致的虚焊问题。我的核心职责是主导模块架构设计、关键器件选型及从原型到量产的全流程可靠性攻关。
• 项目难点：一是Sub-6GHz频段下多载波聚合带来的带外辐射抑制；二是GaN-on-Si功率放大器（PA）的热集中导致的热失效风险；三是PCB叠层设计引发的量产翘曲（翘曲度≥0.8%）及焊接缺陷。我通过ANSYS HFSS仿真优化多阶π型匹配网络，将带外杂散从-50dBm压降至-57dBm；同时用Icepak进行热流仿真，设计了「铜柱+石墨片」复合散热结构，将PA结温降低至89℃；针对翘曲问题，通过有限元分析调整PCB叠层（芯板从1.6mm减至1.2mm，L2/L5层增加106玻纤布），翘曲度控制在0.4%以内。
• 核心行动：我牵头跨射频、结构、生产部门成立攻关小组，建立「温湿度循环+振动冲击+盐雾」三级可靠性测试体系，累计完成12轮原型验证；同步优化量产工艺，将回流焊峰值温度从245℃降至238℃，配合AOI自动光学检测筛选虚焊，使量产良率从88%提升至97%。
• 项目成果：模块最终满足运营商MTBF≥10万小时的要求，支撑公司5G小基站中标中国移动2023年集采项目，年营收贡献超8000万元。我个人主导解决了3项核心可靠性问题，推动模块从实验室到量产的转化，成为公司5G产品线的「拳头组件」，个人也借此晋升为硬件工程负责人。

工业级LPWAN终端低功耗与广覆盖硬件平台开发项目

• 项目背景：公司切入工业互联网市场时，现有终端存在「续航短（≤3年）、覆盖弱（接收灵敏度-130dBm）」的痛点，无法满足工厂设备长期无人值守的需求。我的角色是参与硬件平台架构设计，重点负责低功耗电路实现与射频性能优化。
• 项目难点：一是MCU休眠模式下的功耗控制（原方案≥10μA）；二是LoRa芯片接收灵敏度的提升（原方案-130dBm）。我通过优化STM32L4+ MCU的时钟树配置，关闭非必要外设时钟并采用RTC定时唤醒，将休眠电流从8μA降至4.2μA；同时调整LoRa芯片（SX1262）的PCB布局，将天线匹配电路贴近芯片引脚，减少寄生电容影响，接收灵敏度提升至-137dBm。
• 核心行动：我主导搭建低功耗测试平台，用Keysight N6705B电源分析仪精准测量待机电流，迭代5版电源管理电路设计，最终将整体待机功耗控制在3.5μA；参与工业场景验证，在某钢铁厂高温高湿车间（45℃/85%RH）测试，终端待机1年后剩余电量92%，满足5年续航需求。
• 项目成果：该平台支撑公司推出「工业物联网智能网关」产品，累计量产10万台，客户反馈续航超5年、覆盖半径达15公里（比竞品多3公里），助力公司拿下某汽车制造厂10万+终端订单。我个人积累了工业级低功耗硬件设计经验，掌握了LoRa射频电路优化的核心方法，为后续晋升奠定了基础。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。