负责工业物联网终端设备数字电路全生命周期设计，覆盖需求分析、原理图/PCB实现、信号完整性/电源完整性（SI/PI）优化、EMC整改及量产导入，协同固件、结构、生产团队解决高速数字设计、低功耗及可靠性问题。

• 主导某款边缘计算工业网关的数字电路设计，基于Xilinx Artix-7 FPGA+ARM Cortex-A7架构，使用Altium Designer完成10层PCB Layout，结合SIwave仿真优化DDR4 3200Mbps差分线阻抗（控制100Ω±5%）与蛇形等长（误差<5mil），解决高速信号眼图闭合问题（眼高从150mV提升至300mV，误码率从1e-6降至1e-10），最终产品量产良率达98.5%，支撑客户产线自动化场景的实时数据处理需求。
• 核心参与低功耗物联网节点的数字电源管理模块开发，采用TI TPS62740同步降压转换器+LDO的分层供电方案，结合MCU动态电压调节（DVS）算法，将节点待机功耗从15μA降至5μA，满足客户5年无源电池续航要求，该方案已复用至3款迭代产品，降低BOM成本8%。
• 牵头解决工业环境下的EMC合规问题，针对终端设备的静电放电（ESD）失效（原±8kV接触放电失败），用CST仿真优化PCB接地架构（将数字地与模拟地单点连接改为网格状分区接地），并在USB、以太网接口增加TVS管（SM712）与铁氧体磁珠，最终ESD抗扰度提升至±15kV，顺利通过IEC 61000-4-2 Class A认证。
• 推动DFM/DFA优化，与PCB厂商联合调整过孔间距（从8mil扩大至10mil）、线宽公差（从±10%收紧至±5%），减少生产中的短路缺陷率（从3%降至0.5%）；同时优化元件布局，将高频器件集中放置，缩短信号传输路径，量产周期缩短2周，单台生产人工成本降低12%。

负责4G/5G通信模块的数字电路设计与验证，聚焦时钟同步、接口兼容性及可靠性问题，协同软件团队调试FPGA-MCU通信，保障模块满足运营商认证要求。

• 参与4G LTE Cat.4通信模块的基带数字电路设计，使用Cadence OrCAD绘制原理图（含Si5351时钟芯片、STM32F407 MCU外围电路），通过Allegro完成6层PCB Layout；重点优化时钟树抖动（将Si5351输出抖动从150ps降至80ps），解决时序违例问题（MCU SPI接口建立时间从-1.2ns提升至+0.8ns），保证模块在-40℃~+85℃环境下稳定运行。
• 主导USB 3.0 SuperSpeed接口的数字电路调试，用Saleae逻辑分析仪抓取DP/DM信号，发现共模干扰导致的眼图闭合问题（眼图张开度仅0.8UI），通过在USB差分线两侧增加共模电感（DLW21HN900SQ2）与屏蔽层，将眼图张开度提升至1.2UI，满足USB-IF认证的眼图模板要求。
• 负责FPGA与MCU的SPI通信优化，编写Verilog代码实现CRC-16校验与自动重传机制，解决高温环境下数据丢包问题（错误率从1e-5降至1e-8）；同时调整SPI时钟极性（CPOL=1）与相位（CPHA=0），避免亚稳态导致的数据错误，模块可靠性提升30%。
• 协助完成CE/FCC认证，用R&S频谱分析仪定位辐射发射超标问题（原40dBμV/m@300MHz），发现晶振的2次谐波辐射，通过在晶振输出端增加π型滤波电路（100nF电容+10Ω电阻+铁氧体磁珠），将辐射发射降至25dBμV/m以内，顺利通过认证。

协助数字电路原理图设计、PCB Layout检查及测试验证，学习高速数字设计与EMC基础，支撑团队完成Wi-Fi/蓝牙模块的研发项目。

• 协助完成Wi-Fi 4（802.11n）模块的数字电路原理图设计，用Altium Designer绘制电源转换（AMS1117-3.3V）、晶振（26MHz）及复位电路，参与DFM检查（修正12处过孔与焊盘对齐问题），减少生产中的pad污染导致的虚焊问题，良率从92%提升至98%。
• 负责数字电路的测试验证，用Tektronix DPO7054示波器测量MCU时钟信号的抖动（从120ps优化至90ps），用Logic 16逻辑分析仪验证UART接口的波特率准确性（误差<0.1%），输出15份测试报告，支撑设计迭代。
• 解决低功耗模式下的唤醒延迟问题，分析STM32L0系列MCU的唤醒时序，调整GPIO的上拉电阻（从10kΩ改为4.7kΩ），将唤醒时间从2ms缩短至500μs，满足客户对电池供电设备的快速响应要求。
• 整理数字电路设计文档模板（含原理图注释规范、Layout阻抗控制指南），建立团队共享知识库，提升后续项目的设计效率20%，减少新人上手时间1周。

5G小基站高可靠宽温电源系统重构项目

• 项目背景：公司为突破5G小基站户外规模化部署瓶颈，现有电源系统存在满载效率低（92%）、+85℃高温环境下宕机率超15%的痛点，无法满足运营商对设备MTBF（平均无故障时间）≥10万小时的要求。我的核心职责是主导电源系统从拓扑选型到量产的全流程设计，目标是将电源效率提升至95%以上、高温宕机率压降至1%以下。
• 关键难题：传统LLC谐振拓扑在高负载下开关管损耗剧增，工业级宽温电解电容的ESR（等效串联电阻）漂移导致输出纹波超标；同时户外设备对体积的限制（≤1U）要求电源模块在有限空间内平衡效率与散热。
• 核心行动：带领3人硬件团队完成拓扑创新——采用“同步整流+自适应频率调整LLC”方案，通过MCU实时采集负载电流，动态将开关频率从100kHz调整至500kHz，降低轻载/重载工况下的损耗；选用X7R陶瓷电容替代普通铝电解电容，结合ANSYS Icepak仿真优化PCB铜箔布局，将功率MOSFET的热阻从2.1℃/W降至1.4℃/W；设计“鳍片+导热胶”复合散热结构，确保+85℃环境下核心器件结温不超过105℃的上限。
• 项目成果：电源转换效率从92%提升至96.2%（满载），轻载（10%负载）效率从85%提升至90.5%；高温宕机率降至0.3%，顺利通过运营商-40℃~+85℃温循测试及MTBF 15万小时的验证。该方案支撑公司在华南、华东高温地区拿下3200万元5G小基站订单，个人获公司“年度技术突破奖”，方案被纳入集团5G硬件平台标准。

智能手表USB-C 3.2 Gen1接口信号完整性及EMI优化项目

• 项目背景：公司新一代智能手表原型机在USB-C数据传输时出现5%的丢包率，且伴随屏幕周期性闪烁，无法通过USB-IF认证及量产评审。我的职责是主导接口电路的信号完整性（SI）设计与电磁干扰（EMI）排查，目标是将丢包率降至0.1%以下、解决屏幕闪烁问题。
• 关键难题：USB-C 3.2 Gen1差分线对（TX+/TX-、RX+/RX-）与Wi-Fi 2.4G射频线的空间耦合导致数据误码；手表内部厚度仅10mm，无法使用传统金属屏蔽罩，电源纹波通过地平面耦合至USB接口电路，引发屏幕供电波动。
• 核心行动：基于SI理论调整布线规则——将USB差分线线间距从2W扩大至3W，差分对与相邻信号线间距增加至4mil，降低串扰；在USB VBUS pin处增加π型滤波电路（100nF陶瓷电容+10μH共模电感），将电源纹波从80mVp-p降至20mVp-p；优化PCB叠层设计，将USB差分线置于内层，两侧用ground plane包裹，减少辐射干扰；通过Keysight E5080B网络分析仪测试S参数，确认差分阻抗保持在100Ω±5%以内。
• 项目成果：数据丢包率降至0.008%，屏幕闪烁问题彻底解决，成功通过USB-IF认证；该方案应用于公司年度旗舰智能手表，上市3个月销量达120万台，同比增长21%，成为1000-1500元价位段销量TOP3产品。我主导的“紧凑空间USB-C SI/EMI优化方法”被纳入公司硬件设计规范，覆盖后续3代智能穿戴产品。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。