负责5G小基站射频前端配套数字信号处理电路的全生命周期设计，涵盖需求分析、RTL编码、FPGA原型验证及ASIC量产导入，对接算法团队与后端实现，确保电路性能满足3GPP标准及系统指标

• 主导5G小基站数字预失真（DPD）算法的RTL实现，基于Verilog HDL与SystemVerilog优化多项式阶数（从3阶提升至5阶）及自适应步长策略，使用ModelSim完成RTL级仿真并对比MATLAB算法模型，将验证误差控制在1.2%以内；最终支撑DPD模块在-40℃~85℃范围内杂散抑制比提升8dB，完全满足3GPP TS 38.104标准对功放线性度的要求
• 负责10Gbps NRZ高速SerDes接口物理层设计，选用Synopsys Design Compiler完成逻辑综合，针对跨时钟域（CDC）问题采用双触发器同步+FIFO隔离方案，将误码率从1e-10优化至1e-12；协同后端团队优化时钟树综合（CTS），把时钟skew压缩至50ps以内，确保PCIe Gen4协议的时序合规性
• 搭建基于Xilinx Kintex UltraScale+ KU5P的FPGA原型验证平台，集成DPD、FFT及LDPC编解码模块，编写Python自动化测试脚本（调用Vivado HLS生成IP核），将验证周期从8周缩短至4周；通过注入高斯白噪声、相位抖动等干扰，验证电路鲁棒性，支撑系统团队完成外场测试，误码率稳定在1e-12以下
• 主导量产阶段数字电路良率优化，分析晶圆厂DFM报告后调整关键路径金属层填充规则（从60%提升至85%），联合封装团队优化BGA焊球布局，将量产良率从82%拉升至91%，单批次生产成本降低15万元

负责物联网网关低功耗数字电路设计与验证，聚焦MCU外围接口、无线模块控制及电源管理模块开发，支撑产品实现长续航与多协议兼容

• 核心参与ARM Cortex-M4 MCU外围电路设计，基于Cadence OrCAD完成原理图绘制，集成I2C/SPI/UART三模通信接口；设计动态电压调节（DVS）模块，通过寄存器配置调整MCU工作电压（1.2V~1.8V），将待机功耗从12mW降至3.5mW，满足工业物联网低功耗要求
• 开发NB-IoT+蓝牙BLE 5.0无线模块控制电路，编写Verilog驱动实现模块唤醒、数据传输及休眠的时序控制，采用优先级仲裁机制解决多模块并发访问的总线冲突问题，使模块切换时间从20ms缩短至5ms，支撑网关同时连接100+终端设备
• 主导电源管理电路验证，选用TI TPS62740降压转换器设计3.3V~5V输入、1.8V/2A输出的电源轨，使用Keysight E4980A LCR表测试纹波（<50mVpp），并通过-20℃~70℃温循测试，确保电源模块达到工业级稳定性
• 编写数字电路测试方案，基于Tektronix MSO58示波器与Agilent 34401A万用表设计12项功能用例+5项可靠性用例，完成100台原型机测试，将故障定位时间从4小时缩短至1.5小时，支撑产品一次性通过CE、FCC认证

协助完成智能音箱数字电路的原理图设计、PCB Layout检查及初步验证，参与低频噪声抑制与接口兼容问题解决

• 协助设计全志R16芯片智能音箱主控电路，绘制音频解码、Wi-Fi模块、按键输入等模块的原理图，核对100+元件封装与参数，确保与PCB Layout一致，减少后期修改次数30%
• 参与低频噪声优化，针对ADI ADAU1761音频编解码器的电源纹波耦合问题，在数字与模拟电源间添加LC滤波电路（10uH电感+100nF电容），将音频输出信噪比（SNR）从85dB提升至92dB，改善用户语音交互体验
• 负责USB 2.0接口兼容性测试，编写C语言程序模拟1.5Mbps/12Mbps/480Mbps速率的数据传输，发现并解决端点描述符配置错误，使接口兼容性测试通过率从70%提升至95%
• 整理《智能音箱数字电路设计规范》，涵盖元件选型、时序约束、PCB布局要点等内容，成为团队后续项目参考模板，减少新人上手时间2周

5G小基站高可靠宽温电源系统重构项目

• 项目背景：公司为突破5G小基站户外规模化部署瓶颈，现有电源系统存在满载效率低（92%）、+85℃高温环境下宕机率超15%的痛点，无法满足运营商对设备MTBF（平均无故障时间）≥10万小时的要求。我的核心职责是主导电源系统从拓扑选型到量产的全流程设计，目标是将电源效率提升至95%以上、高温宕机率压降至1%以下。
• 关键难题：传统LLC谐振拓扑在高负载下开关管损耗剧增，工业级宽温电解电容的ESR（等效串联电阻）漂移导致输出纹波超标；同时户外设备对体积的限制（≤1U）要求电源模块在有限空间内平衡效率与散热。
• 核心行动：带领3人硬件团队完成拓扑创新——采用“同步整流+自适应频率调整LLC”方案，通过MCU实时采集负载电流，动态将开关频率从100kHz调整至500kHz，降低轻载/重载工况下的损耗；选用X7R陶瓷电容替代普通铝电解电容，结合ANSYS Icepak仿真优化PCB铜箔布局，将功率MOSFET的热阻从2.1℃/W降至1.4℃/W；设计“鳍片+导热胶”复合散热结构，确保+85℃环境下核心器件结温不超过105℃的上限。
• 项目成果：电源转换效率从92%提升至96.2%（满载），轻载（10%负载）效率从85%提升至90.5%；高温宕机率降至0.3%，顺利通过运营商-40℃~+85℃温循测试及MTBF 15万小时的验证。该方案支撑公司在华南、华东高温地区拿下3200万元5G小基站订单，个人获公司“年度技术突破奖”，方案被纳入集团5G硬件平台标准。

智能手表USB-C 3.2 Gen1接口信号完整性及EMI优化项目

• 项目背景：公司新一代智能手表原型机在USB-C数据传输时出现5%的丢包率，且伴随屏幕周期性闪烁，无法通过USB-IF认证及量产评审。我的职责是主导接口电路的信号完整性（SI）设计与电磁干扰（EMI）排查，目标是将丢包率降至0.1%以下、解决屏幕闪烁问题。
• 关键难题：USB-C 3.2 Gen1差分线对（TX+/TX-、RX+/RX-）与Wi-Fi 2.4G射频线的空间耦合导致数据误码；手表内部厚度仅10mm，无法使用传统金属屏蔽罩，电源纹波通过地平面耦合至USB接口电路，引发屏幕供电波动。
• 核心行动：基于SI理论调整布线规则——将USB差分线线间距从2W扩大至3W，差分对与相邻信号线间距增加至4mil，降低串扰；在USB VBUS pin处增加π型滤波电路（100nF陶瓷电容+10μH共模电感），将电源纹波从80mVp-p降至20mVp-p；优化PCB叠层设计，将USB差分线置于内层，两侧用ground plane包裹，减少辐射干扰；通过Keysight E5080B网络分析仪测试S参数，确认差分阻抗保持在100Ω±5%以内。
• 项目成果：数据丢包率降至0.008%，屏幕闪烁问题彻底解决，成功通过USB-IF认证；该方案应用于公司年度旗舰智能手表，上市3个月销量达120万台，同比增长21%，成为1000-1500元价位段销量TOP3产品。我主导的“紧凑空间USB-C SI/EMI优化方法”被纳入公司硬件设计规范，覆盖后续3代智能穿戴产品。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。