主导消费级高速数传芯片配套数字电路模块全流程设计，对接前端RTL、后端物理实现及系统验证团队，确保设计满足5G小基站场景下性能、功耗及量产良率要求

• 主导某5G小基站射频前端控制芯片数字控制模块设计，采用SystemVerilog完成RTL编码，搭建基于UVM的验证平台（覆盖率95%+），针对跨时钟域同步问题提出“双触发器+脉冲展宽”方案，将亚稳态捕获概率从1e-9降至1e-11以下，满足芯片可靠性要求
• 优化DDR4 PHY控制逻辑时序收敛，用Cadence Sigrity做高速信号完整性分析，识别PLL相位插值参数偏差并调整，误码率从1e-9降至1e-12，符合JEDEC JESD79-4标准，支撑芯片与主处理器稳定通信
• 推动模块低功耗设计，结合TSMC 16nm FinFET工艺，采用门控时钟（降30%动态功耗）与DVFS策略，待机功耗从12mW降至7.2mW，量产良率达98.5%，助力芯片通过手机厂商功耗测试
• 对接系统团队输出《SPI/I2C接口时序要求》等5份文档，明确信号极性、传输速率及错误处理机制，减少软硬件联调时间30%，加快产品上市进度

核心参与物联网网关高速数字处理模块设计，负责RTL实现、验证及量产支持，协同前端算法与后端团队优化性能，支撑多协议并发处理能力

• 核心参与物联网网关Wi-Fi 6数字信号处理模块设计，用Verilog实现OFDM解调同步算法（符号定时+载波偏移估计），结合MATLAB优化PLL带宽与环路滤波器参数，解调准确率从92%提至98%，支持160MHz带宽与MU-MIMO
• 解决高速接口串扰问题，用Ansys HFSS仿真PCB差分对，调整线间距至10mil并优化阻抗控制（100Ω±10%），LVDS串扰从-30dB降至-45dB，通过IEEE 802.11ax信号质量测试
• 主导模块测试方案与自动化实现，基于Xilinx VC707搭测试平台，写Python脚本覆盖120+用例，提前发现FIFO读写指针溢出等3个时序违例，避免流片返工，节省成本约200万元
• 协助后端做布局布线，提供含false path定义的SDC约束文件，优化FFT单元关键路径延迟，模块频率从800MHz提至1GHz，数据处理吞吐量从1Gbps提至1.2Gbps

负责工业控制类产品数字电路设计，涵盖原理图、PCB、原型调试及量产支持，聚焦可靠性与成本优化

• 独立完成工业PLC数字IO模块设计，用Altium Designer画8路隔离数字输入+8路继电器输出原理图与4层PCB，通过增加磁珠滤波与地分割，通过IEC 61000-4-4静电（±8kV）与浪涌（±1kV）测试，获CE认证
• 编写基于STM32的固件，实现IO状态监测、继电器粘连诊断及远程控制，MTBF从5万小时提至8万小时，降低维护成本
• 支持客户故障排查，定位继电器驱动电阻选型问题（100Ω→150Ω），驱动电流提至150mA，解决粘连问题，客户投诉率从8%降至3%
• 优化电源管理，用LM2596+AMS1117组合，电源效率从85%提至92%，模块温度从75℃降至60℃，延长高温环境下使用寿命

5G Sub-6GHz低功耗小基站射频前端模块开发与量产优化

• 项目背景：随着5G网络深度覆盖需求增长，传统小基站因射频前端功耗过高（普遍≥18W）限制了运营商室内批量部署。核心目标是为运营商定制支持n41/n78频段的低功耗射频前端模块，要求功耗≤15W、效率≥35%、量产良率≥90%；我的职责是主导模块射频链路设计、仿真验证及量产导入全流程。
• 关键难题：一是Sub-6GHz GaN功放的效率瓶颈，传统AB类功放效率仅30%，无法满足低功耗要求；二是多通道PA的一致性问题，量产中通道间功率偏差达±1.5dB，导致整机杂散超标；三是高频段（n78）下射频走线的插损与隔离矛盾，S21损耗超-0.8dB影响信号质量。
• 核心行动：1. 针对功放效率，基于ADS仿真平台优化Doherty结构负载牵引，选用Cree CGH40010 GaN HEMT器件，调整输入输出匹配网络为π型+串联枝节，将效率提升至38%；2. 针对一致性，设计基于FPGA的自动校准算法，通过实时监测各通道增益误差并调整偏置电压，将功率偏差控制在±0.3dB内；3. 针对高频插损，采用罗杰斯RO4350B板材设计微带线，增加接地过孔密度至每波长2个，同时优化层叠结构（从4层增至6层），将S21损耗降至-0.5dB以内；4. 引入SPC统计过程控制，对PA管芯的栅极电压、封装应力等12个关键参数进行实时监控，确保量产一致性。
• 项目成果：1. 模块最终功耗降至12.8W，效率达39.5%，超额完成目标；2. 量产良率从初期85%提升至96.2%，单批次一致性偏差≤±0.2dB；3. 支撑公司在2022年Q4获取10个省份运营商的小基站集采订单，累计出货2.1万台；4. 本人主导的“Doherty功放+自动校准”方案被纳入公司5G射频模块标准设计规范，个人获评当年“技术突破一等奖”。

IoT Cat.1bis双模通信模块硬件平台研发与规模应用

• 项目背景：2019年Cat.1网络商用后，市场对低成本、低功耗的双模（LTE-M/NB-IoT）模块需求激增，但现有方案存在功耗高（待机≥5mA）、EMC兼容性差（辐射超标10dB）、批量返修率达8%等问题。我的目标是主导开发一款满足3GPP Rel.13标准的Cat.1bis模块，实现待机≤2mA、辐射≤30dBm/100MHz、量产良率≥95%。
• 关键难题：一是基带芯片（紫光展锐春藤5820）与射频芯片（Qorvo QM450xx）的邻频干扰，导致接收灵敏度下降2dB；二是ESD防护不足，USB接口在±8kV接触放电时频繁失效；三是电源管理芯片的纹波过大（≥150mV），影响模块待机电流稳定性。
• 核心行动：1. 针对干扰问题，用Cadence Allegro重新设计PCB层叠（调整为6层“信号-地-电源-信号-地-信号”结构），将射频PA与基带CPU隔离≥10mm，射频走线下方铺完整地平面，同时增加铁氧体磁珠隔离电源端，使接收灵敏度恢复至-102dBm（符合标准）；2. 针对ESD，选用TI TPD2E009 TVS阵列芯片，将USB接口的ESD防护等级提升至±15kV接触放电，并在PCB布局时增加放电间隙至0.5mm；3. 针对纹波，替换为ADI ADP5050电源管理芯片，优化输出滤波电容为10μF陶瓷电容+100nF钽电容组合，将纹波降至80mV以内，待机电流从5.2mA降至1.8mA。
• 项目成果：1. 模块实现待机1.8mA、辐射28dBm/100MHz，完全满足运营商招标要求；2. 量产良率从82%提升至97.5%，单模块成本下降15%（从35元降至30元）；3. 模块累计出货120万片，广泛应用于智能电表（占比45%）、共享充电桩（占比30%）等场景；4. 本人设计的“分层隔离+TVS阵列”EMC方案成为公司IoT模块的标准防护规范，推动部门年度营收增长22%。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。