负责5G小基站数字中频与基带电路的全生命周期设计，涵盖需求拆解、RTL实现、FPGA原型验证及量产导入，协同算法、射频团队完成系统对接

• 主导5G NR PDSCH/PUSCH信道编解码模块的RTL设计，基于Verilog语言和Xilinx Vivado工具链实现Turbo编码/译码、LDPC编码/译码等核心功能；针对初始设计中时序收敛困难的问题，通过Pipeline流水线分割（将译码阶段拆分为3级）和寄存器切割优化，将模块最大latency从120ns降至85ns，满足3GPP TS 38.212标准对时序的要求；最终模块一次性通过功能仿真和FPGA原型验证，支撑算法团队完成5G峰值速率（1.8Gbps）性能测试
• 负责FPGA原型验证平台的搭建，整合MATLAB算法模型与RTL代码，使用ModelSim进行功能仿真并通过Xilinx ILA调试；解决FFT变换后星座图误码率偏高问题（初始1e-3），通过调整旋转因子精度（从16bit降至12bit）和流水线级数（从4级增至6级），将误码率降至1e-5，满足算法团队对信道估计精度的要求
• 协同射频团队完成数字预失真（DPD）算法的硬件映射，将MATLAB浮点算法转换为定点化RTL（Q15格式），使用Xilinx System Generator完成模型转换；优化乘法器资源复用策略，将DPD模块的资源占用从1200个LUT降至810个，降低32%的FPGA逻辑资源消耗，支撑小基站低功耗设计目标
• 主导量产版本的数字电路DC-DC电源域划分，用Altium Designer优化PCB布局，将数字电源（1.0V）与模拟电源（1.8V）的地平面分离，并在接口处增加磁珠（BLM18HG102SN1）滤波；量产良率从92%提升至96%，单板电源纹波从50mV降至25mV，满足通信设备可靠性要求

负责物联网网关的数字控制电路设计，覆盖MCU外围接口、低功耗管理及通信模块，支持从原理图到试产的全流程

• 核心参与物联网网关主控电路设计，选用STM32H743IGT6作为主处理器，完成DDR3L（16bit@1333MHz）、EMMC 5.1、USB3.0 OTG等外围接口的原理图设计；针对高速信号串扰问题，使用HyperLynx SI仿真分析DDR3L地址线与USB3.0差分线的耦合，调整端接电阻（49.9Ω→56Ω）和线间距（4mil→6mil），信号眼图张开度从0.8UI提升至1.2UI，通过USB-IF兼容性测试
• 负责低功耗模式硬件实现，设计基于RTC（DS3231M）的唤醒电路和电源切换模块，选用TI TPS62740做LDO；优化唤醒信号时序（从10ms缩短至2ms），将待机功耗从150uA降至50uA，满足物联网设备“5年续航”的客户要求
• 主导UART通信模块调试，解决数据丢包问题（初始0.1%）；通过增加FIFO深度（从16byte增至64byte）和调整波特率时钟源（内部RC→外部8MHz晶振），丢包率降至0.001%，通过电信运营商的物联网网关入网测试
• 编写数字电路DFMEA文档，识别12项潜在失效模式（如电源波动导致MCU复位、SPI Flash读写超时），提出7项改进措施（增加TVS二极管SM712、扩大晶振负载电容至15pF）；试产阶段故障发生率从0.8%降至0.48%，提升产品可靠性

协助消费类电子数字电路辅助设计，包括原理图绘制、PCB布局及简单模块测试，参与研发到量产支持

• 协助设计智能音箱音频处理数字电路，基于STM32F405RG绘制I2S、PWM、GPIO接口原理图；针对音频杂音问题（-65dB），调整DGND与AGND隔离带宽度（6mil→10mil）并在USB口增加ESD保护（SM712），杂音降至-80dB，通过客户音频质量验收
• 负责SPI Flash（W25Q128JV）功能测试，用示波器和逻辑分析仪验证读写时序；发现时钟抖动问题（初始1.2ns→调整晶振负载电容12pF→15pF，抖动降至0.5ns），时序margin从5ns提升至12ns，确保Flash数据读写稳定性
• 参与量产前PCB修版，根据试产反馈调整USB差分线阻抗（100Ω±10%→100Ω±5%）；量产良率从88%提升至93%，减少返工成本约15万元
• 整理数字电路设计文档模板（含原理图说明、PCB布局指南、测试报告），统一团队设计规范；后续项目设计周期缩短20%，新人上手时间从1个月降至2周

5G Sub-6GHz低功耗小基站射频前端模块开发与量产优化

• 项目背景：随着5G网络深度覆盖需求增长，传统小基站因射频前端功耗过高（普遍≥18W）限制了运营商室内批量部署。核心目标是为运营商定制支持n41/n78频段的低功耗射频前端模块，要求功耗≤15W、效率≥35%、量产良率≥90%；我的职责是主导模块射频链路设计、仿真验证及量产导入全流程。
• 关键难题：一是Sub-6GHz GaN功放的效率瓶颈，传统AB类功放效率仅30%，无法满足低功耗要求；二是多通道PA的一致性问题，量产中通道间功率偏差达±1.5dB，导致整机杂散超标；三是高频段（n78）下射频走线的插损与隔离矛盾，S21损耗超-0.8dB影响信号质量。
• 核心行动：1. 针对功放效率，基于ADS仿真平台优化Doherty结构负载牵引，选用Cree CGH40010 GaN HEMT器件，调整输入输出匹配网络为π型+串联枝节，将效率提升至38%；2. 针对一致性，设计基于FPGA的自动校准算法，通过实时监测各通道增益误差并调整偏置电压，将功率偏差控制在±0.3dB内；3. 针对高频插损，采用罗杰斯RO4350B板材设计微带线，增加接地过孔密度至每波长2个，同时优化层叠结构（从4层增至6层），将S21损耗降至-0.5dB以内；4. 引入SPC统计过程控制，对PA管芯的栅极电压、封装应力等12个关键参数进行实时监控，确保量产一致性。
• 项目成果：1. 模块最终功耗降至12.8W，效率达39.5%，超额完成目标；2. 量产良率从初期85%提升至96.2%，单批次一致性偏差≤±0.2dB；3. 支撑公司在2022年Q4获取10个省份运营商的小基站集采订单，累计出货2.1万台；4. 本人主导的“Doherty功放+自动校准”方案被纳入公司5G射频模块标准设计规范，个人获评当年“技术突破一等奖”。

IoT Cat.1bis双模通信模块硬件平台研发与规模应用

• 项目背景：2019年Cat.1网络商用后，市场对低成本、低功耗的双模（LTE-M/NB-IoT）模块需求激增，但现有方案存在功耗高（待机≥5mA）、EMC兼容性差（辐射超标10dB）、批量返修率达8%等问题。我的目标是主导开发一款满足3GPP Rel.13标准的Cat.1bis模块，实现待机≤2mA、辐射≤30dBm/100MHz、量产良率≥95%。
• 关键难题：一是基带芯片（紫光展锐春藤5820）与射频芯片（Qorvo QM450xx）的邻频干扰，导致接收灵敏度下降2dB；二是ESD防护不足，USB接口在±8kV接触放电时频繁失效；三是电源管理芯片的纹波过大（≥150mV），影响模块待机电流稳定性。
• 核心行动：1. 针对干扰问题，用Cadence Allegro重新设计PCB层叠（调整为6层“信号-地-电源-信号-地-信号”结构），将射频PA与基带CPU隔离≥10mm，射频走线下方铺完整地平面，同时增加铁氧体磁珠隔离电源端，使接收灵敏度恢复至-102dBm（符合标准）；2. 针对ESD，选用TI TPD2E009 TVS阵列芯片，将USB接口的ESD防护等级提升至±15kV接触放电，并在PCB布局时增加放电间隙至0.5mm；3. 针对纹波，替换为ADI ADP5050电源管理芯片，优化输出滤波电容为10μF陶瓷电容+100nF钽电容组合，将纹波降至80mV以内，待机电流从5.2mA降至1.8mA。
• 项目成果：1. 模块实现待机1.8mA、辐射28dBm/100MHz，完全满足运营商招标要求；2. 量产良率从82%提升至97.5%，单模块成本下降15%（从35元降至30元）；3. 模块累计出货120万片，广泛应用于智能电表（占比45%）、共享充电桩（占比30%）等场景；4. 本人设计的“分层隔离+TVS阵列”EMC方案成为公司IoT模块的标准防护规范，推动部门年度营收增长22%。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。