负责5G基站数字中频模块全流程设计，涵盖架构定义、RTL实现、时序优化及系统验证，衔接算法、射频与生产测试团队，保障模块性能、功耗与量产可行性。

• 主导100Gbps高速SerDes接口设计，基于Vivado平台完成SystemVerilog RTL编码，针对8b/10b编码下眼图闭合难题，创新性引入FFE预加重（3阶系数自适应调整）与CDR锁相环带宽优化（从2GHz调谐至1.8GHz），配合示波器实测验证，最终眼高提升40%（达220mV）、误码率稳定低于1e-12，满足5G前传eCPRI协议要求。
• 作为核心成员完成FPGA原型验证平台搭建，基于ModelSim完成RTL级功能仿真（覆盖92%关键路径），同步解决跨时钟域信号亚稳态问题（通过双触发器同步+状态机握手机制），将原型验证周期从8周压缩至5.5周，支撑算法团队提前2周完成调制解调算法迭代。
• 重点优化模块静态功耗，采用多阈值电压门控时钟（MTVG）技术对非活跃逻辑模块动态断电，结合电源域划分（划分为3个独立PD域），流片后实测静态功耗较初版降低25%（从85mW降至64mW），满足基站AAU设备-40℃~+85℃宽温场景下的散热设计要求。
• 协同生产测试团队制定DFM/DFT指南，针对BGA封装布线密度高的问题，优化时钟树布局（采用H树结构替代传统树形结构，时钟偏斜从120ps降至45ps），并将测试向量覆盖率从88%提升至97%，首版量产良率从82%提高至95%，单批次返工成本降低约45万元。

负责物联网终端基带芯片数字模块设计，聚焦协议栈硬件加速、低功耗控制逻辑开发及量产测试支持，保障芯片在LPWA场景下的性能与续航能力。

• 独立完成UART/IP核全流程设计，基于Cadence Genus完成逻辑综合（目标工艺28nm），针对多速率兼容（支持9600bps~115200bps）需求，创新性采用参数化波特率发生器（误差率<0.01%），配合ModelSim仿真验证，最终模块面积仅占芯片总逻辑资源的1.2%，优于同类IP核1.8%的行业均值。
• 开发低功耗模式控制逻辑，结合动态电压频率调整（DVFS）与睡眠唤醒机制，设计状态机控制单元（支持5种低功耗模式切换），流片测试显示待机功耗从1.2mW降至0.3mW（降幅75%），满足NB-IoT终端在深度睡眠场景下（连续待机7天）的续航要求。
• 主导测试向量生成与覆盖率提升，使用Synopsys TestMAX工具自动生成MBIST测试向量，针对寄存器堆、状态机等关键模块设计边界扫描链（JTAG覆盖率99%），配合晶圆测试厂调试，最终量产芯片功能测试覆盖率从85%提升至95%，不良品漏检率降低至0.3%以下。
• 参与SoC系统集成，协同前端团队完成总线仲裁设计（采用轮询+优先级混合机制），输出《数字模块验证方案》（含1200+条测试用例），推动芯片一次性流片成功，较原计划缩短开发周期20%（从14个月压缩至11个月）。

协助完成消费电子主控芯片数字模块实现，包括逻辑设计、RTL编码及基础验证，支撑芯片功能验证与量产准备。

• 负责GPIO/UART模块RTL编码与仿真，基于Verilog实现32位GPIO方向控制、中断触发（边沿/电平敏感）及UART发送接收（支持奇偶校验），通过ModelSim完成模块级仿真（覆盖90%功能点），修复时序违规问题3处（如寄存器写使能信号延迟导致数据错位），模块一次性通过前端团队评审。
• 参与时序分析支持，使用Synopsys PrimeTime对关键路径（如SPI Flash控制器的CS#信号到数据有效时间）进行静态时序分析（STA），定位到跨模块时钟偏移问题（最大偏移80ps），协同布局布线团队调整时钟树，最终建立时间裕量从5ps提升至25ps，保障模块稳定工作。
• 协助搭建验证平台，基于Perl脚本自动生成测试激励（覆盖10万+组随机输入），配合测试工程师完成模块级验证，将单模块验证周期从2周缩短至10天，测试用例执行效率提升60%。
• 整理设计文档，输出《GPIO/UART模块设计规范》（含寄存器映射表、时序图、异常处理流程），被团队纳入新人培训材料，后续类似模块开发文档编写时间减少40%。

5G Sub-6GHz低功耗小基站射频前端模块开发与量产优化

• 项目背景：随着5G网络深度覆盖需求增长，传统小基站因射频前端功耗过高（普遍≥18W）限制了运营商室内批量部署。核心目标是为运营商定制支持n41/n78频段的低功耗射频前端模块，要求功耗≤15W、效率≥35%、量产良率≥90%；我的职责是主导模块射频链路设计、仿真验证及量产导入全流程。
• 关键难题：一是Sub-6GHz GaN功放的效率瓶颈，传统AB类功放效率仅30%，无法满足低功耗要求；二是多通道PA的一致性问题，量产中通道间功率偏差达±1.5dB，导致整机杂散超标；三是高频段（n78）下射频走线的插损与隔离矛盾，S21损耗超-0.8dB影响信号质量。
• 核心行动：1. 针对功放效率，基于ADS仿真平台优化Doherty结构负载牵引，选用Cree CGH40010 GaN HEMT器件，调整输入输出匹配网络为π型+串联枝节，将效率提升至38%；2. 针对一致性，设计基于FPGA的自动校准算法，通过实时监测各通道增益误差并调整偏置电压，将功率偏差控制在±0.3dB内；3. 针对高频插损，采用罗杰斯RO4350B板材设计微带线，增加接地过孔密度至每波长2个，同时优化层叠结构（从4层增至6层），将S21损耗降至-0.5dB以内；4. 引入SPC统计过程控制，对PA管芯的栅极电压、封装应力等12个关键参数进行实时监控，确保量产一致性。
• 项目成果：1. 模块最终功耗降至12.8W，效率达39.5%，超额完成目标；2. 量产良率从初期85%提升至96.2%，单批次一致性偏差≤±0.2dB；3. 支撑公司在2022年Q4获取10个省份运营商的小基站集采订单，累计出货2.1万台；4. 本人主导的“Doherty功放+自动校准”方案被纳入公司5G射频模块标准设计规范，个人获评当年“技术突破一等奖”。

IoT Cat.1bis双模通信模块硬件平台研发与规模应用

• 项目背景：2019年Cat.1网络商用后，市场对低成本、低功耗的双模（LTE-M/NB-IoT）模块需求激增，但现有方案存在功耗高（待机≥5mA）、EMC兼容性差（辐射超标10dB）、批量返修率达8%等问题。我的目标是主导开发一款满足3GPP Rel.13标准的Cat.1bis模块，实现待机≤2mA、辐射≤30dBm/100MHz、量产良率≥95%。
• 关键难题：一是基带芯片（紫光展锐春藤5820）与射频芯片（Qorvo QM450xx）的邻频干扰，导致接收灵敏度下降2dB；二是ESD防护不足，USB接口在±8kV接触放电时频繁失效；三是电源管理芯片的纹波过大（≥150mV），影响模块待机电流稳定性。
• 核心行动：1. 针对干扰问题，用Cadence Allegro重新设计PCB层叠（调整为6层“信号-地-电源-信号-地-信号”结构），将射频PA与基带CPU隔离≥10mm，射频走线下方铺完整地平面，同时增加铁氧体磁珠隔离电源端，使接收灵敏度恢复至-102dBm（符合标准）；2. 针对ESD，选用TI TPD2E009 TVS阵列芯片，将USB接口的ESD防护等级提升至±15kV接触放电，并在PCB布局时增加放电间隙至0.5mm；3. 针对纹波，替换为ADI ADP5050电源管理芯片，优化输出滤波电容为10μF陶瓷电容+100nF钽电容组合，将纹波降至80mV以内，待机电流从5.2mA降至1.8mA。
• 项目成果：1. 模块实现待机1.8mA、辐射28dBm/100MHz，完全满足运营商招标要求；2. 量产良率从82%提升至97.5%，单模块成本下降15%（从35元降至30元）；3. 模块累计出货120万片，广泛应用于智能电表（占比45%）、共享充电桩（占比30%）等场景；4. 本人设计的“分层隔离+TVS阵列”EMC方案成为公司IoT模块的标准防护规范，推动部门年度营收增长22%。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。