负责5G小基站数字基带单元（DBU）全流程FPGA逻辑设计、验证与系统集成，涵盖物理层数据通路、控制平面逻辑及PCIe/CPRI接口实现，协同算法团队完成NR SCS灵活配置的硬件映射，保障端到端时序收敛与低功耗目标

• 主导设计5G NR PDSCH/PUSCH数字信号处理链路，基于Verilog/SystemVerilog实现LDPC编解码、FFT/IFFT变换及层映射模块，采用流水线+并行架构优化吞吐量至单周期1.2Gbps，满足3GPP R16<10μs时延要求；通过ModelSim完成RTL功能仿真，结合MATLAB算法验证修复12处逻辑漏洞，仿真覆盖率从85%提升至97%
• 针对小基站低功耗需求，用Vivado Power Analysis定位CPRI接口空闲逻辑等高功耗模块，重构异步FIFO唤醒机制，将静态功耗降28%、动态功耗降19%，整机待机时间延长4小时
• 搭建Vivado HLS算法原型平台，把MATLAB SSB检测算法转为RTL，通过时序/资源约束迭代优化，资源消耗减少35%（LUT从12k降至7.8k），算法到硬件收敛周期提前2周
• 协同射频团队解决DBU与RRU IQ数据丢包问题，用SignalTap II定位CPRI 8b/10b编码对齐错误，调整弹性缓冲区深度至32字节，丢包率从0.1%降至0，保障NSA组网用户峰值速率1.4Gbps

负责NB-IoT终端数字信号处理模块设计，涵盖调制解调、信道编码及MCU-DSP接口逻辑，支撑低信噪比下通信可靠性，协同固件团队完成OTA升级功能

• 设计NB-IoT下行PDSCH解调硬件实现，基于Verilog实现GMSK解调器与维特比译码器，优化度量计算单元用LUT替代乘法器，译码延迟从5ms降至2.3ms，灵敏度提升至-108dBm，满足3GPP R13覆盖要求
• 优化MCU与DSP SPI接口逻辑，引入CRC校验与帧同步机制，数据误码率从1e-4降至1e-7，支持终端每秒处理1000条传感器数据，满足工业物联网低延迟需求
• 用Quartus Prime搭建时序分析平台，针对PSM低功耗模式优化时钟树，唤醒时间从50ms缩短至15ms，静态功耗低于10μA，符合ETSI EN 300 220标准
• 协助解决金属外壳EMC问题，调整IO口驱动能力至4mA并增加RC滤波，辐射干扰（RE）从40dBm/V/m降至25dBm/V/m，顺利通过CE认证

参与消费电子快充适配器数字电源管理模块设计，负责RTL实现、时序验证及原型调试，协同硬件团队完成AC-DC转换控制逻辑，支撑65W USB PD 3.0快充

• 设计基于PWM的数字控制环路，用Verilog实现电压电流双环反馈，结合MATLAB优化环路补偿器，输出纹波从150mV降至50mV，满足USB PD±1%电压精度
• 实现QC3.0快充协议数字握手逻辑，解析手机电压请求信号，通过状态机控制DC-DC输出，握手成功率从90%提升至99%，支持多设备兼容
• 协助搭建Artix-7 FPGA原型平台，用SignalTap II定位PWM占空比舍入误差，调整定点数精度至24位，输出电压稳定性提升至±0.5%
• 参与编写OVP/OCP/SCP测试用例，覆盖率98%，保障适配器通过UL 62368-1安全认证

5G小基站高可靠宽温电源系统重构项目

• 项目背景：公司为突破5G小基站户外规模化部署瓶颈，现有电源系统存在满载效率低（92%）、+85℃高温环境下宕机率超15%的痛点，无法满足运营商对设备MTBF（平均无故障时间）≥10万小时的要求。我的核心职责是主导电源系统从拓扑选型到量产的全流程设计，目标是将电源效率提升至95%以上、高温宕机率压降至1%以下。
• 关键难题：传统LLC谐振拓扑在高负载下开关管损耗剧增，工业级宽温电解电容的ESR（等效串联电阻）漂移导致输出纹波超标；同时户外设备对体积的限制（≤1U）要求电源模块在有限空间内平衡效率与散热。
• 核心行动：带领3人硬件团队完成拓扑创新——采用“同步整流+自适应频率调整LLC”方案，通过MCU实时采集负载电流，动态将开关频率从100kHz调整至500kHz，降低轻载/重载工况下的损耗；选用X7R陶瓷电容替代普通铝电解电容，结合ANSYS Icepak仿真优化PCB铜箔布局，将功率MOSFET的热阻从2.1℃/W降至1.4℃/W；设计“鳍片+导热胶”复合散热结构，确保+85℃环境下核心器件结温不超过105℃的上限。
• 项目成果：电源转换效率从92%提升至96.2%（满载），轻载（10%负载）效率从85%提升至90.5%；高温宕机率降至0.3%，顺利通过运营商-40℃~+85℃温循测试及MTBF 15万小时的验证。该方案支撑公司在华南、华东高温地区拿下3200万元5G小基站订单，个人获公司“年度技术突破奖”，方案被纳入集团5G硬件平台标准。

智能手表USB-C 3.2 Gen1接口信号完整性及EMI优化项目

• 项目背景：公司新一代智能手表原型机在USB-C数据传输时出现5%的丢包率，且伴随屏幕周期性闪烁，无法通过USB-IF认证及量产评审。我的职责是主导接口电路的信号完整性（SI）设计与电磁干扰（EMI）排查，目标是将丢包率降至0.1%以下、解决屏幕闪烁问题。
• 关键难题：USB-C 3.2 Gen1差分线对（TX+/TX-、RX+/RX-）与Wi-Fi 2.4G射频线的空间耦合导致数据误码；手表内部厚度仅10mm，无法使用传统金属屏蔽罩，电源纹波通过地平面耦合至USB接口电路，引发屏幕供电波动。
• 核心行动：基于SI理论调整布线规则——将USB差分线线间距从2W扩大至3W，差分对与相邻信号线间距增加至4mil，降低串扰；在USB VBUS pin处增加π型滤波电路（100nF陶瓷电容+10μH共模电感），将电源纹波从80mVp-p降至20mVp-p；优化PCB叠层设计，将USB差分线置于内层，两侧用ground plane包裹，减少辐射干扰；通过Keysight E5080B网络分析仪测试S参数，确认差分阻抗保持在100Ω±5%以内。
• 项目成果：数据丢包率降至0.008%，屏幕闪烁问题彻底解决，成功通过USB-IF认证；该方案应用于公司年度旗舰智能手表，上市3个月销量达120万台，同比增长21%，成为1000-1500元价位段销量TOP3产品。我主导的“紧凑空间USB-C SI/EMI优化方法”被纳入公司硬件设计规范，覆盖后续3代智能穿戴产品。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。