负责5G基站AAU/BBU射频及数字板卡的PCB Layout全流程设计，主导高速信号完整性（SI）、电源完整性（PI）分析及EMC/EMI优化，协同硬件、结构团队完成设计落地，支撑产品从原理图到量产的全周期交付。

• 主导设计20层高速射频板卡（含100Gbps SerDes、PCIe 4.0、6.6Gbps LVDS等多速率信号），基于Allegro 22.4及HyperLynx SI/PI工具建立3D电磁场模型，针对5G NR高频段（3.5GHz/5GHz）信号串扰问题，优化差分对间距（从8mil调整至6mil）并增加地屏蔽层，最终信号眼图张开度从70%提升至85%，满足协议规范要求，该板卡一次性通过客户射频性能测试。
• 牵头解决12V/1.0V电源平面的同步开关噪声（SSN）问题，采用多相电源分区+去耦电容矩阵布局方案，结合SIwave仿真验证，将电源纹波从±80mV压降至±50mV，关键芯片供电稳定性提升，量产版本未出现因电源波动导致的重启故障，较上一代设计故障率下降60%。
• 创新引入背钻工艺（Back Drill）优化高速链路Stub效应，针对25Gbps PAM4信号链，将Stub长度从12mil控制在5mil以内，配合阻抗连续性补偿（阻抗偏差＜±5%），链路插损从-8.5dB改善至-6.2dB，支持更长的PCB走线长度（从15inch延长至22inch），降低模块间连接器使用成本约15%。
• 协同结构团队完成热设计与Layout融合，基于ANSYS Icepak仿真关键器件（如功放PA、FPGA）热分布，在高功率场景下（PA功耗25W），通过调整电源层铜厚（从1oz增至2oz）及增加散热过孔密度（从120个/in²提升至200个/in²），关键器件结温从105℃降至89℃，满足工业级温度（-40℃~85℃）要求。

负责4G LTE基站主控板、传输板的PCB Layout设计，聚焦中高速信号（10Gbps以下）完整性及板级EMC合规性，支撑产品从研发样机到批量生产的设计转化。

• 独立完成10层传输板（含千兆以太网PHY、USB 3.0、DDR3等信号）Layout，采用Cadence Allegro 17.4工具，针对DDR3时钟信号串扰问题，通过等长控制（误差＜±5mil）及包地处理，将时钟抖动从120ps降低至75ps，内存读写误码率从1e-10压降至1e-12，满足电信级可靠性要求。
• 优化板级EMC设计，针对FCC Class B辐射超标问题（原30MHz~1GHz辐射骚扰强度超限10dB），调整高频信号环路面积（减小30%）并在I/O接口处增加共模电感+磁珠滤波，最终辐射骚扰强度降至限值内，一次性通过第三方检测认证，缩短认证周期20天。
• 推动DFM（可制造性设计）规范化，梳理200+条Layout规则（如最小线宽/间距、过孔类型匹配），开发自动化检查脚本（基于Allegro SKILL语言），将设计阶段DFM问题发现率从65%提升至90%，量产时因Layout问题导致的打样返工次数减少40%。

参与消费电子主板（如TWS耳机充电仓、智能音箱）的Layout设计，负责基础信号（音频、I2C、USB）布线及DFM检查，积累高速电路设计基础与团队协作经验。

• 主导3款TWS耳机充电仓PCB设计（4层板），完成电源管理IC（TP4056）、MCU（nRF52832）及周边电路布线，严格控制音频走线阻抗（60Ω）及地平面完整性，产品量产良率稳定在95%以上，支撑年度出货量超50万台。
• 学习高速信号基础理论，参与智能音箱主板（6层板）音频解码芯片（ESS Sabre 9023）Layout，通过差分线等长控制（误差＜±10mil）及屏蔽层设计，将底噪从-90dB降低至-95dB，音质主观评测得分提升15%，获团队“最佳新人改进奖”。
• 建立个人Layout知识库，整理消费电子常见信号（音频、电源、低速总线）布线规范及常见问题解决方案，被团队纳入新人培训资料，缩短新工程师上手周期约1个月。

5G NR 700MHz小基站AAU高密集成PCB设计与可靠性验证项目

• 运营商5G 700MHz小基站AAU（有源天线单元）量产项目中，需解决“高集成度（1200个/cm²元件密度）与射频性能、散热及量产可靠性”的矛盾，目标是设计满足3GPP标准的AAU PCB，支持批量交付。我的核心职责是主导PCB设计全流程，从需求分析、层叠定义到样品验证及量产导入。
• 项目难点在于：AAU集成了16通道射频收发模块、FPGA数字处理单元及电源管理芯片，传统布线导致射频链路损耗预估超1.8dB（目标≤1.5dB）；同时PA（功率放大器）结温因散热不足达108℃（超过105℃上限），无法满足工业级可靠性要求。
• 针对射频性能问题，我采用“射频-数字-电源”三分层叠设计（12层板，L1/L6/L11分别为射频微带线层、数字信号层、电源接地层，接地层厚度增至35μm），射频走线全程加铜箔屏蔽罩隔离，结合HFSS仿真优化阻抗连续性，将插损从1.8dB降至1.2dB；针对散热，用ANSYS Icepak仿真PA热分布，在PA下方布置8根φ1.5mm铜柱阵列+导热胶，将结温降至85℃以内。
• 项目成果：PCB一次性通过3GPP射频性能测试，量产良率从试制的75%提升至92%；AAU工作温度稳定在50℃以下，通过ETSI EN 300 019工业可靠性测试（高温老化500小时无故障）。该设计支撑公司5G AAU产品按时进入运营商集采，年销售额贡献超2000万元，且被列为公司5G小基站PCB设计标准模板，体现了我从需求到量产的全流程把控能力。

工业级LoRa物联网网关低功耗PCB优化项目

• 公司LoRa物联网网关面向工业客户，原设计存在“电池供电续航短”痛点（待机电流120μA，续航仅6个月，目标1年以上）。我的职责是负责PCB低功耗优化，从原理图电源路径评审到样品测试验证。
• 项目难点：原电源系统未做隔离，LDO与DC-DC共地导致纹波达80mV，MCU频繁唤醒（每10秒一次）；睡眠模式下，外围I2C/SPI接口仍有5μA漏电流，静态功耗占比超40%。
• 我提出“电源域分割”方案：将敏感模拟电路（MCU、LoRa模块）用LDO单独供电，大电流数字电路（以太网、Flash）用DC-DC供电，降低电源纹波至20mV以下；睡眠模式下，用Rds(on)=10mΩ的MOS管控制外围接口电源通断，漏电流从5μA降至0.8μA；同时用TI Power Stage Designer仿真电源路径，优化电容布局减少ESR。
• 项目成果：待机电流降至35μA，工作功耗降低40%，续航提升至14个月，满足工业客户需求；样品通过-40℃~85℃温度循环测试及95%湿度环境测试。该方案支撑产品进入工业物联网市场，累计出货5万台，体现了我对低功耗设计的深度理解及问题定位能力。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。