负责5G小基站射频前端与基带板的PCB全流程设计，涵盖信号完整性（SI）分析、高速链路布局布线、DFM/DFA合规性验证及量产问题闭环，支撑产品从原型到量产的转化

• 主导3款5G小基站射频板（最高带宽10Gbps，载频3.5GHz）的Layout设计，基于HyperLynx SI/PI仿真优化100Base-T1以太网、JESD204B时钟等高速差分对的100Ω±10%阻抗控制与串扰抑制，将链路插损从-8dB降至-5.5dB以满足误码率<1e-12要求；同步通过ANSYS Icepak热仿真调整电源模块与PA布局间距，使板温均匀性提升20%，避免局部过热导致的性能漂移
• 核心参与高通SDX55平台基带处理板（支持4T4R MIMO）的叠层与高速信号路由，针对DDR4内存总线（2400Mbps）设计“地平面隔离+等长约束（误差<5mil）”方案，解决高速信号反射问题，使内存读写速率稳定在2100Mbps以上，支撑基带单元高吞吐量数据处理
• 负责量产阶段DFM/DFA优化，针对试产中“BGA扇出过密导致焊盘桥接”问题，用Cadence Valor NPI工具将BGA下过孔从4层扩展至6层并缩小焊盘尺寸（0.3mm→0.25mm），使贴装良率从85%提升至98%；同时梳理《5G PCB Layout DFM规范》，覆盖12类常见制造缺陷预防措施，成为团队设计标准
• 排查2款量产板信号异常：定位GPS接收灵敏度下降（-160dBm→-150dBm）为射频线与电源走线耦合干扰，增加35μm铜箔屏蔽层并扩大间距至20mil，恢复灵敏度；优化时钟树分支长度与端接电阻匹配，将时钟抖动从100ps降至30ps，解决基带板时钟不稳定问题

负责物联网网关与无线模块的PCB设计，聚焦低功耗场景下的信号完整性、电源完整性与小型化布局，支撑产品低成本量产与长续航需求

• 主导4款多模物联网网关（NB-IoT/LoRa/Zigbee）PCB设计，用Altium Designer完成4层板叠层（电源层分割3路独立LDO），优化低速率（UART/SPI）与高速（USB 2.0）信号隔离，将电源纹波从50mV降至20mV，满足各模块低噪声供电要求
• 针对网关电源管理模块（5V输入，3.3V/1.8V/1.2V输出），用PowerSI仿真电源平面阻抗（<10mΩ@100MHz），将去耦电容布局从均匀分布改为“星型拓扑”靠近芯片引脚，使负载瞬态响应时间从50ns缩短至20ns，支撑CPU高频率运算
• 通过优化元件布局（板边放置晶振、合并0602→0402封装电容），将网关板尺寸从100mm×80mm缩小至80mm×60mm，保持性能不变的同时降低PCB成本15%
• 参与制定《物联网模块PCB低功耗设计指南》，总结“电源路径最短化”“高频元件靠近源端”等8项原则，应用于后续3款模块设计，使待机电流从15mA降至8mA，续航延长40%

协助完成无线路由器与智能家居设备的PCB布局布线，学习信号完整性基础与DFM规范，支撑产品原型验证与小批量试产

• 协助设计2款Wi-Fi 5无线路由器PCB，负责Ethernet、USB等低速信号布线与元件布局，遵循“时钟远离敏感信号”“高速线下方铺地”原则，使原型机Wi-Fi吞吐量达867Mbps（理论值90%），满足初期测试要求
• 学习应用DFM规范，检查原型板焊盘尺寸、过孔间距，修正“BGA焊盘与过孔间距不足”“丝印覆盖焊盘”等12处问题，使试产良率从75%提升至88%，为量产奠定基础
• 排查路由器“USB接口不稳定”问题，通过万用表与原理图核对，发现USB差分对阻抗不匹配（120Ω→100Ω），调整端接电阻（49.9Ω→33Ω）并缩短差分线长度（150mil→100mil），解决传输中断问题
• 整理《初级PCB Layout常见问题汇总》，包含20类入门错误及解决方法，分享给新人缩短上手时间约2周

5G NR小基站AAU PCB高速链路SI/PI协同优化项目

• 项目背景：公司承接运营商5G NR小基站AAU（有源天线单元）产品开发，早期样机在2.6GHz频段测试时误码率超标（达10^-3），无法满足3GPP 10^-12的可靠性要求，导致量产延迟。我的核心职责是主导PCB高速链路SI（信号完整性）与PI（电源完整性）协同优化，解决高频性能瓶颈，支撑产品达标量产。
• 关键难题：多芯片高速接口（PCIe 4.0×16、10G SerDes）存在严重串扰与阻抗不连续；电源平面因8层堆叠导致谐振，PI噪声超过±50mV；传统2D仿真无法准确预测3D电磁耦合效应，难以定位根因。
• 核心行动：①基于HFSS建立3D全波电磁模型，仿真分析SerDes差分对的近端串扰（NEXT）与远端串扰（FEXT），定位出2处叠层过渡处的阻抗突变点（从100Ω跳变至120Ω）；②依据IPC-2141A标准重构PCB叠层（从8层增至10层），将核心电源平面拆分为“主电源+辅助电源”网格状子平面，减少电源谐振；③针对PCIe 4.0信号，设计“guard ring+地过孔阵列”屏蔽结构，每100mil设置1组地过孔，降低串扰至-40dB以下。
• 项目成果：误码率降至10^-12以下，完全满足3GPP标准；量产良率从75%提升至92%，单台调试成本降低15%（约80元/台）；项目支撑公司拿下3个运营商批量订单，合计金额超2000万元，成为公司5G小基站产品的核心竞争力案例。

工业物联网网关多芯片模块高密布局与热管理项目

• 项目背景：公司为工业客户开发物联网网关，需集成ARM Cortex-A72 CPU、Xilinx Artix-7 FPGA、4G LTE模块及千兆以太网PHY，要求PCB尺寸≤100mm×80mm。早期布局导致FPGA核心温度达92℃（超过工业级85℃上限），且信号串扰引发以太网丢包率超1%，影响产品稳定性。我的职责是主导高密布局优化与热设计，平衡空间、性能与可靠性。
• 关键难题：多热源（FPGA功耗12W、CPU功耗8W）集中导致局部热岛效应；小空间内高速信号与电源走线交叉干扰；传统风冷设计受限于网关金属外壳的结构约束。
• 核心行动：①采用ANSYS Icepak进行热仿真，调整芯片布局——将FPGA置于进风口正下方，CPU相邻布置，中间留出2mm散热通道，优化气流路径；②设计“铜皮散热层+导热胶垫”组合方案：在FPGA底部铺2oz铜皮并打25个/cm²的散热过孔，连接至外壳散热片，导热胶垫将热量传递至金属屏蔽罩，增强散热效率；③优化信号走线：以太网PHY差分对采用“地包围”结构，与电源走线保持≥3W间距，降低串扰至-35dB以下。
• 项目成果：FPGA最高温度降至78℃，CPU降至72℃，满足工业级温度要求；PCB体积缩小18%（至82mm×70mm），适配客户紧凑安装需求；量产良率从82%提升至95%，客户现场投诉率降低40%；项目成为公司工业物联网产品线的标杆案例，支撑后续3款同类产品的快速迭代，缩短研发周期20%。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。