负责5G小基站射频PCB全流程Layout设计，涵盖原理图核对、多层板叠层规划、高速/射频信号完整性优化及生产级Gerber交付，工作边界为从需求输入到量产导入的端到端设计落地

• 主导某款5G NR 2.6GHz小基站AAU射频板的Layout设计，基于Altium Designer 23完成4层板叠层架构（L1-Sig/RFCM、L2-GND Plane、L3-Sig/PWR、L4-Power Plane），针对25Gbps CPRI高速差分信号实施100Ω±10%阻抗控制，通过HyperLynx SI仿真定位过孔Stub导致的-8dB反射问题，优化Stub长度至≤0.1mm并将反射系数降至-20dB，最终Gerber一次通过率98%，量产良率较前代提升12%
• 核心参与多频段合路器PCB的EMC整改，针对3.5GHz Wi-Fi 6E与2.4GHz LTE的邻频干扰，采用“分层Ground源端隔离+边缘磁珠滤波”方案，用CST Microwave Studio仿真辐射杂散（30MHz-1GHz）从-36dBm/Hz优化至-42dBm/Hz，顺利通过FCC Part 15C认证
• 推动射频Layout的可制造性设计（DFM）落地，识别原设计中0402电阻焊盘间距0.18mm（工厂最小要求0.2mm）的问题，协同原理图工程师调整封装库，并将BGA扇出从2层过孔升级为3层盲埋孔，焊接不良率从5%降至1.2%
• 对接PCB工厂制定加工规范（沉铜厚度≥25μm、表面处理ENIG），解决试产中层压偏移（≤0.1mm）问题——通过调整叠层对称度从85%提升至92%，将量产周期缩短7天

负责消费类电子（TWS耳机、老年机）PCB Layout，涵盖双面板/四层板设计、原理图核对及生产支持，工作边界为协助资深工程师完成基础设计任务与问题排查

• 独立完成TWS充电仓主控板（STM32L0系列）双面板Layout，用Cadence Allegro 17.4设计叠层（L1-Sig、L2-GND、L3-Pwr、L4-Sig），针对I2C总线（100kHz）做走线长度匹配（误差≤50mil），解决时钟信号抖动问题（从150ps降至50ps），量产良率达95%
• 参与蓝牙模块PCB的RF优化，针对2.4GHz ISM频段串扰，采用“地平面切割+过孔屏蔽”方案，用ADS仿真S21参数从-10dB优化至-18dB，助力产品通过CE-RED认证
• 主导DFM检查与流程沉淀，识别原设计中USB接口焊盘与Via间距0.1mm（工厂要求0.15mm）的问题，修改后焊接不良率从8%降至2%；同时整理《TWS产品DFM指南》，收录12条高频问题，团队设计错误率降低15%
• 协助资深工程师完成老年机主板四层板Layout，负责TPS5430电源模块走线——优化大电流路径（铜厚2oz、宽度≥2mm），解决芯片热设计问题（温度从75℃降至55℃）

协助资深工程师完成PCB设计辅助工作，包括原理图核对、叠层计算、DFM检查及文档管理，工作边界为基础设计支持与跨团队协作

• 协助完成工业级4G LTE Modem的PCB叠层设计，用Polar Si9000计算50Ω单端/100Ω差分阻抗，调整层厚（L1-L2介质层0.1mm）满足阻抗要求，仿真验证通过率100%
• 负责原理图与Layout交叉核对，发现3处电源引脚与走线不匹配问题（如VCC_3V3引脚未连接走线），提前规避量产短路风险
• 搭建《常见DFM问题库》，收录工厂反馈的20条高频问题（如焊盘尺寸、Via间距），团队后续设计错误率降低15%
• 协同完成Gerber文件输出与检查，用CAM350核对层间对齐（误差≤1mil），首板制作成功率从85%提升至95%

5G NR小基站AAU PCB高速链路SI/PI协同优化项目

• 项目背景：公司承接运营商5G NR小基站AAU（有源天线单元）产品开发，早期样机在2.6GHz频段测试时误码率超标（达10^-3），无法满足3GPP 10^-12的可靠性要求，导致量产延迟。我的核心职责是主导PCB高速链路SI（信号完整性）与PI（电源完整性）协同优化，解决高频性能瓶颈，支撑产品达标量产。
• 关键难题：多芯片高速接口（PCIe 4.0×16、10G SerDes）存在严重串扰与阻抗不连续；电源平面因8层堆叠导致谐振，PI噪声超过±50mV；传统2D仿真无法准确预测3D电磁耦合效应，难以定位根因。
• 核心行动：①基于HFSS建立3D全波电磁模型，仿真分析SerDes差分对的近端串扰（NEXT）与远端串扰（FEXT），定位出2处叠层过渡处的阻抗突变点（从100Ω跳变至120Ω）；②依据IPC-2141A标准重构PCB叠层（从8层增至10层），将核心电源平面拆分为“主电源+辅助电源”网格状子平面，减少电源谐振；③针对PCIe 4.0信号，设计“guard ring+地过孔阵列”屏蔽结构，每100mil设置1组地过孔，降低串扰至-40dB以下。
• 项目成果：误码率降至10^-12以下，完全满足3GPP标准；量产良率从75%提升至92%，单台调试成本降低15%（约80元/台）；项目支撑公司拿下3个运营商批量订单，合计金额超2000万元，成为公司5G小基站产品的核心竞争力案例。

工业物联网网关多芯片模块高密布局与热管理项目

• 项目背景：公司为工业客户开发物联网网关，需集成ARM Cortex-A72 CPU、Xilinx Artix-7 FPGA、4G LTE模块及千兆以太网PHY，要求PCB尺寸≤100mm×80mm。早期布局导致FPGA核心温度达92℃（超过工业级85℃上限），且信号串扰引发以太网丢包率超1%，影响产品稳定性。我的职责是主导高密布局优化与热设计，平衡空间、性能与可靠性。
• 关键难题：多热源（FPGA功耗12W、CPU功耗8W）集中导致局部热岛效应；小空间内高速信号与电源走线交叉干扰；传统风冷设计受限于网关金属外壳的结构约束。
• 核心行动：①采用ANSYS Icepak进行热仿真，调整芯片布局——将FPGA置于进风口正下方，CPU相邻布置，中间留出2mm散热通道，优化气流路径；②设计“铜皮散热层+导热胶垫”组合方案：在FPGA底部铺2oz铜皮并打25个/cm²的散热过孔，连接至外壳散热片，导热胶垫将热量传递至金属屏蔽罩，增强散热效率；③优化信号走线：以太网PHY差分对采用“地包围”结构，与电源走线保持≥3W间距，降低串扰至-35dB以下。
• 项目成果：FPGA最高温度降至78℃，CPU降至72℃，满足工业级温度要求；PCB体积缩小18%（至82mm×70mm），适配客户紧凑安装需求；量产良率从82%提升至95%，客户现场投诉率降低40%；项目成为公司工业物联网产品线的标杆案例，支撑后续3款同类产品的快速迭代，缩短研发周期20%。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。