负责5G小基站AAU（有源天线单元）/BBU（基带处理单元）产品的全生命周期PCB Layout设计，涵盖原理图评审、高速/高频信号完整性（SI）/电源完整性（PI）优化、热设计协同、DFM/DFA验证及生产问题闭环，确保设计满足5G NR 3.5GHz频段28Gbps SerDes、10Gbps Ethernet等高速信号性能要求，同时兼顾可制造性与成本控制。

• 主导AAU产品4层/6层PCB Layout全流程，从原理图阶段介入定义约束规则——基于Cadence Allegro Constraint Manager建立28Gbps SerDes差分线100Ω±10%阻抗控制、3W信号间距及“信号层-地平面-电源平面-信号层”层叠结构，解决初期眼图张开度不足（仅0.5UI）问题，最终眼图张开度提升至0.85UI，完全满足IEEE 802.3bs协议要求；
• 针对AAU中27dBm高功率功放模块，用Ansys HFSS仿真电源平面电流分布，将功放管周围电源过孔密度从4个/平方英寸提升至8个，并协同结构设计铝基板散热层，使功放结温从85℃降至68℃，避免高温导致的增益衰减（≥1dB）；
• 解决AAU金手指与机壳干涉问题——调整金手指倒角角度（30°→45°）并局部偏移布局，装配良率从92%提升至98%，单批次返工时间减少50%（从8小时降至4小时）；
• 制定《5G小基站PCB Layout设计规范》，涵盖高速信号布线、PI/SI检查清单及DFM要求，后续项目复用率100%，新工程师上手周期缩短2周（从3周降至1.5周）。

负责4G基站RRU（射频拉远单元）产品的PCB Layout设计，支持从原型验证到量产的全阶段，聚焦高速信号（10Gbps Ethernet）、GPS接收通道的SI优化，及生产工艺适配，确保设计满足4G LTE-A Pro的性能要求。

• 核心参与RRU产品6层PCB Layout，针对5G预研的10Gbps Ethernet信号，用Sigrity PowerSI仿真电源平面谐振，调整去耦电容至芯片电源引脚旁（从均匀分布改为局部集中），电源纹波从50mV降至20mV，满足FPGA低噪声要求；
• 解决RRU GPS L1通道（1575.42MHz）干扰问题——通过HFSS仿真发现功放辐射干扰，将GPS匹配电路靠近天线接口并增加铜箔屏蔽罩，接收灵敏度从-158dBm提升至-160dBm，定位精度提高10%；
• 优化生产工艺适配：针对批量过孔开路问题，调整钻孔参数（孔径0.3mm→0.25mm）及镀铜厚度（20μm→25μm），过孔良率从95%升至99%，单批次成本降低8%；
• 协助EMC认证：针对30-1000MHz辐射超标10dB问题，缩短关键信号走线15%并增加地平面覆盖，超标点降至3dB以内，顺利通过3C认证。

协助资深工程师完成2G/3G基站Node B产品的PCB Layout基础工作，包括低速信号布线、原理图核对、BOM更新及生产文件输出，学习高频高速设计基础与工艺规范。

• 在资深工程师指导下完成3G Node B产品2层/4层PCB布局，执行数字/模拟信号20mil隔离规则，协助完成首版PCB制作，确保基带芯片与射频模块的信号走向符合设计要求；
• 参与解决Node B DC-DC电源噪声问题：测量原型板纹波达80mV后，按指导增加2颗10μF去耦电容，纹波降至30mV，满足基带芯片工作要求；
• 协助整理PCB文档：核对原理图与Layout一致性，更新BOM表物料编号，输出Gerber文件时检查层叠顺序，文档准确性从90%提升至98%，减少生产沟通成本；
• 学习高速信号基础：参与SerDes信号布线培训，掌握差分线等长控制（误差≤5mil）与阻抗匹配方法，为后续高速项目积累经验。

5G基站AAU高频高速PCB量产优化项目

• 项目背景：公司为国内运营商提供5G宏基站AAU（有源天线单元）批量交付，原有PCB方案因2.6GHz/3.5GHz频段信号完整性差（插入损耗超1.2dB/inch）、高功率功放模块散热不足（壳温超85℃），导致试产良率仅82%、交付延迟。我的核心目标是主导PCB方案重构，解决高频性能与散热痛点，支撑10万台/季度的量产需求。
• 关键难题与技术：①高频段差分对信号串扰（近端串扰＞-35dB）与插入损耗超标，传统FR4材料介电常数稳定性不足；②功放芯片（PA）热密度达5W/mm²，常规铜箔散热路径热阻过高；③多层板叠层设计（原12层）导致成本超支15%。
• 核心行动与创新：1. 采用HFSS电磁仿真优化差分对阻抗（100Ω±1%），替换为罗杰斯RO4350B高频材料（DK=3.66，DF=0.004），并通过相邻层正交布线减少串扰至-42dB以下；2. 设计“铜柱+石墨片”复合散热结构：在PA下方嵌入φ1mm镀铜柱连接内层散热平面，外部贴附石墨片导出热量，热阻降低40%；3. 压缩叠层至10层（保留核心高频层），通过调整电源平面分割（将1.0V数字电源与3.3V模拟电源分层隔离）平衡信号质量与成本。
• 量化成果与影响：①PCB插入损耗降至0.9dB/inch、串扰＜-40dB，满足3GPP协议要求；②PA壳温稳定在78℃以内，散热效率提升30%；③量产良率升至95%，单台PCB成本下降12%（约80元/块），累计支撑12万台AAU交付，为公司节省成本960万元，成为5G基站PCB设计的标杆方案。

Wi-Fi 6E物联网网关PCB小型化与EMC优化项目

• 项目背景：公司为物联网企业定制Wi-Fi 6E（2.4/5/6GHz三频）网关模块，客户要求尺寸从120mm×80mm缩小至75mm×50mm（压缩率46%），同时满足FCC Part 15 Class B的EMI标准（辐射杂散＜40dBm/Hz）。我的职责是主导小型化PCB设计与EMC整改，平衡性能与尺寸约束。
• 关键难题与技术：①小型化导致层叠压缩至8层，高速信号（10Gbps PCIe）串扰加剧（近端串扰＞-30dB）；②6GHz频段Wi-Fi信号易通过PCB缝隙、过孔辐射超标；③电源模块（DC-DC）与射频电路的电磁耦合导致杂散电流增大。
• 核心行动与创新：1. 采用“埋入式电容+薄介质层”设计：将0402电容埋入PCB内层（L3-L4），减少表层贴装元件占用空间，尺寸成功压缩至72mm×48mm（超客户要求4%）；2. 用CST电磁仿真优化屏蔽结构：在6GHz射频区设计“全包围屏蔽罩+过孔围栏”，并在PCB边缘增加接地铜皮（宽度≥2mm），辐射杂散降至-45dBm/Hz以下；3. 调整电源平面分割：将DC-DC的1.8V输出与射频VDD（3.3V）平面用3mm宽地沟隔离，降低电源耦合噪声至-50dBc以下。
• 量化成果与影响：①PCB尺寸缩小40%，满足客户紧凑设计需求；②EMI测试一次性通过FCC认证，辐射余量增加10dB；③量产良率稳定在92%，模块上市后月销量达5万台，助力公司切入高端物联网通信模块市场，成为Wi-Fi 6E小型化PCB的典型案例。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。