聚焦7nm及以下先进制程数字芯片客户，负责EDA工具全流程应用支持、性能瓶颈诊断及定制化流程开发，推动客户设计效率与流片成功率提升

• 主导某头部AI芯片客户7nm设计流程优化，针对RTL到GDSII阶段时序收敛耗时过长问题（原需8周），通过PrimeTime深度分析定位跨时钟域（CDC）路径延迟异常，结合Innovus物理感知时序优化引擎，定制动态电压频率调整（DVFS）约束策略与单元密度梯度分布规则，将时序收敛周期压缩至4周，助力客户一次性流片成功并通过AEC-Q100车规认证
• 解决客户形式验证阶段高误报率痛点（原误报率25%），深入研究Synopsys VC Formal断言库设计逻辑，优化覆盖组划分策略并引入基于XGBoost的模式识别算法筛选关键断言，误报率降至5%，单模块验证周期从10天缩短至6天，支撑客户完成ISO 26262功能安全认证
• 开发Tcl-Python混合自动化工具集，针对DFT测试向量生成场景，实现网表关键信号自动提取、覆盖率驱动测试模式生成及缺陷覆盖率实时监控，替代人工手动配置流程，测试向量生成时间从3天压缩至6小时，客户设计迭代周期缩短25%
• 支持客户CoWoS-S先进封装协同设计，协同PDK团队校准3D寄生参数提取模型（Calibre xRC），解决多die互连串扰问题，芯片间信号完整性达标率从82%提升至95%，支撑客户完成HPC芯片量产交付

负责28nm-40nm成熟制程模拟/数模混合芯片客户的EDA工具应用支持，聚焦仿真验证、版图匹配及工具效率提升

• 完成某电源管理芯片客户Cadence Virtuoso平台迁移（从IC617到IC620），针对旧版Spectre模型与新平台兼容性问题，对比12类器件模型参数差异并编写自动化映射脚本，解决仿真误差超5%问题，迁移后仿真精度达标率100%，保障客户项目按节点交付
• 优化模拟版图匹配（Layout Matching）流程，针对手动调整MOS管间距效率低的问题，基于Calibre开发匹配度评分算法（融合器件尺寸、间距、层叠特征），自动识别高敏感器件对并推荐最优布局方案，匹配误差从±3%降至±1.5%，客户良率提升3%
• 搭建公司内部EDA工具培训体系，梳理数模混合设计中200+典型工具问题案例，开发“操作演示-原理精讲-实战演练”三维课程，新客户工具上手周期从6周缩短至3周，年度客户满意度评分从4.2（满分5分）提升至4.7

协助资深工程师处理基础工具应用问题，参与工具环境搭建与客户问题反馈收集，夯实EDA全流程知识基础

• 承担客户日常工具咨询响应（日均10+次），聚焦Synopsys Design Compiler综合约束问题，总结TOP10高频问题并编制图文版FAQ文档，首次问题解决率从65%提升至85%，释放资深工程师30%支持精力
• 参与某消费电子芯片PrimePower功耗分析项目，学习静态/动态功耗拆解方法，独立完成电源域划分与高功耗子电路定位，输出分析报告辅助客户优化后整体功耗降低18%
• 协助搭建EDA工具环境验证平台，完成Innovus 17.1等新版本安装配置与基准测试，编写《工具升级验证指南》包含20+关键指标（如时序分析速度、内存占用率），保障后续客户工具升级零重大事故

3nm FinFET工艺寄生参数提取工具PExPro性能优化与准确性提升项目

• 随着3nm FinFET工艺量产，现有寄生参数提取工具因鳍片结构三维复杂性及多阈值电压器件高密度集成，导致提取精度下降15%、单cell提取时间超10秒，无法满足客户大规模设计需求。我作为项目负责人，主导工具的性能优化与工艺适配，目标是让提取精度达标、单cell时间缩至3秒内。
• 项目面临三大核心挑战：1）FinFET鳍片的边缘电场近似误差大，传统矩量法（MoM）无法精确计算三维寄生电容；2）多阈值电压晶体管的并行计算效率低，OpenMP框架下任务负载不均衡；3）工艺PDK模型的SPICE耦合问题，导致提取结果与晶圆厂测试数据偏差超10%。
• 针对FinFET结构，我将MoM替换为有限元边界元耦合（FEBEM）方法，开发自适应非结构化网格划分策略——对鳍片边缘采用加密网格保留电场细节，对平坦区域稀疏化降低计算量；并行计算上，引入MPI+OpenMP混合框架，结合Work Stealing任务调度算法，动态分配器件级与互连线级任务，解决负载不均衡问题；针对工艺模型，搭建支持SVR机器学习模型的校准模块，用晶圆厂1000+组测试数据训练，生成修正系数关联提取结果与实测值。
• 项目成果：1）提取精度大幅提升——与晶圆厂测试数据偏差从10%降至2.8%，满足3nm工艺要求；2）效率突破——单cell提取时间从10秒缩短至2.3秒，并行效率提升45%；3）业务价值——支撑公司3nm客户完成2款旗舰CPU设计，设计迭代周期缩短28%，客户复购率提升至95%；我个人主导算法重构与并行框架开发，申请发明专利2项（1项已授权），获公司年度优秀项目奖。

先进封装基板寄生参数提取工具PadEx架构设计与实现

• 先进封装（CoWoS/InFO）兴起后，客户反馈传统工具无法处理基板多层堆叠（≥20层）、细线路（线宽/线距<10μm）的三维电磁耦合及通孔（Via）高频损耗问题。我从需求分析切入，担任工具核心开发者，目标是打造适配先进封装的专用寄生提取工具。
• 项目难点在于：1）多层基板的全波电磁仿真计算量大，传统二维方法无法捕捉层间耦合；2）Via的趋肤效应与高频损耗被简化，导致Cvia/Lvia误差超8%；3）需兼容BT树脂、硅中介层等多种材料，属性变化影响仿真准确性。
• 我主导设计了分层式架构：底层调用HFSS API实现全波仿真，中层开发参数化建模模块——基于传输线理论（TLM）构建Via高频模型，纳入趋肤深度、介质损耗角正切等参数；上层封装图形化界面与批量处理功能，支持用户自定义材料属性库。针对计算效率，采用模型降阶（ROM）技术，对重复结构（如均匀走线）预计算电磁响应，减少实时仿真量。
• 项目成果：1）工具支持20层以上基板提取，Via寄生参数误差从8%降至1.9%；2）业务落地——帮助客户完成首款CoWoS封装AI芯片设计，信号完整性问题减少42%，设计周期缩短31%；3）个人成长——掌握先进封装EDA工具的全流程设计，主导的Via建模模块成为公司核心技术资产，获年度技术创新奖。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。