负责7nm/5nm先进制程下数字芯片设计项目的EDA工具全流程应用支持，对接fabless客户解决工具使用技术瓶颈，推动工具定制化优化以提升设计效率

• 主导某头部fabless客户7nm SoC数字前端设计工具链配置与优化，基于Synopsys Design Compiler NX、IC Compiler II及PrimeTime工具链，针对客户时序收敛慢（原72小时/迭代）的痛点，通过PrimeTime CTS拓扑重构与时钟网络skew精准调优（将最大skew从1.2ns降至0.6ns），将时序收敛时间压缩至48小时，助力客户项目提前2周进入tape-out阶段，获客户“年度优秀技术支持”评价
• 解决客户ARM CoreLink子系统IP集成中的DDR4信号完整性问题，采用Cadence Sigrity X进行电磁仿真，定位高速信号走线间距不足（原5μm）导致的crosstalk超标（眼图模板余量仅15%），提出“线宽缩窄至4μm+相邻层地屏蔽层增加”方案，将眼图余量提升至40%，完全满足JEDEC JESD79-5标准，支撑客户完成DDR4控制器IP验证
• 推动Synopsys定制化工具脚本开发，针对客户高频次功耗分析需求（日均3次），通过Python调用PrimePower API实现关键模块功耗数据自动提取与可视化报告生成，将单次报告时间从4小时缩短至30分钟，客户设计迭代效率提升50%
• 搭建5nm工艺工具应用培训体系，开发《Design Compiler NX高级应用》《IC Compiler II布局布线策略》等3门课程，覆盖20名客户工程师，考核通过率95%，客户自主解决工具问题的比例从30%提升至90%，强化了客户与公司的协作粘性

聚焦模拟/混合信号芯片设计场景，提供EDA工具应用支持，解决版图设计、寄生参数提取及噪声优化等技术问题，协同工具厂商优化模拟设计流程

• 主导某消费电子PMIC芯片版图设计支持，基于Cadence Virtuoso平台，针对输出级寄生电容过大（原12fF）导致效率下降问题，通过Calibre xRC精确提取寄生参数，分析栅漏耦合电容占比（60%），提出“指状晶体管结构调整+间距拉大至2μm”方案，将寄生电容降至9fF，PMIC效率从88%提升至92%，满足客户续航指标要求
• 解决客户音频放大器底噪超标问题，采用Spectre噪声仿真定位输入级MOS管flicker noise（原-120dBc/Hz@1kHz），建议更换为低噪声工艺节点晶体管（从180nm到120nm）并增加电源滤波电容（从100nF到220nF），信噪比从60dB提升至75dB，顺利通过客户产品认证
• 协同Synopsys优化模拟设计自动化流程，针对客户手动调整版图参数效率低（2天/版）的痛点，开发Python自动化脚本调用Virtuoso API，实现晶体管尺寸、间距的批量修改与寄生参数快速验证，流程时间缩短至半天，客户设计吞吐量提升4倍
• 参与Cadence Virtuoso 2022版本功能验证，针对模拟电路仿真速度慢问题，提交12条工具优化建议（如“瞬态仿真步长自适应调整”“寄生参数缓存机制”），其中8条被厂商采纳，新版本仿真时间缩短35%，提升了团队模拟设计支持能力

协助资深工程师处理数字芯片设计EDA工具问题，负责基础工具配置与客户问题排查，积累先进工艺工具应用经验

• 协助解决某物联网芯片逻辑综合面积超标问题，基于Synopsys Design Compiler，分析RTL代码组合逻辑占比过高（45%），建议转换为流水线设计并调整面积约束，将面积从12000门降至9500门，满足芯片封装尺寸限制，助力客户完成原型验证
• 处理客户IC Compiler II路由拥塞问题，通过工具congestion map分析定位单元放置密度过高区域（原25%），调整单元分布并增加局部布线通道，将拥塞率从18%降至5%，客户设计顺利进入tape-out阶段
• 整理EDA工具常见问题知识库，收集100+个客户问题（涵盖时序收敛、功耗分析、路由优化），分类编写解决方案与操作指南，团队响应时间缩短30%，新工程师培养周期从4周缩短至2周
• 支持客户7nm工艺导入工具适配，协助完成Design Compiler NX基础环境配置与验证，测试10+个标准单元库的时序模型准确性，确保工具与工艺库兼容，支撑客户首款7nm芯片设计启动

5nm先进制程Timing Closure工具性能优化项目

• 随着客户5nm SoC设计复杂度提升，现有工具因Timing收敛慢（48-72小时/轮）导致流片周期延误，项目目标为重构Timing增量分析引擎，将收敛时间压缩至24小时内，同时支持多模式多角落（MMMC）并行场景。我作为核心开发负责人，主导算法优化与模块落地。
• 面临两大挑战：一是传统全图遍历式增量更新效率极低，MMMC多场景并行时资源冲突严重；二是Timing变化预测准确率不足（仅65%），导致大量无效重计算。
• 提出「依赖感知子图重计算+GNN时序预测」方案：基于设计层次结构识别Timing敏感子图（如时钟树、数据路径），仅触发受修改影响的子图重计算，减少80%冗余计算；引入图神经网络（GNN）学习100+项目历史Timing变化模式，预测本次修改后的Timing偏移，过滤掉70%无效计算。同时用OpenMP+MPI构建并行框架，优化MMMC场景资源调度，将单场景计算资源占用从16核降至8核。
• 项目成果：5nm Timing收敛时间缩短至11.2小时，MMMC场景内存占用降低37%；客户A的旗舰SoC设计周期缩短22%，带动公司年度EDA订单增长16%；该算法申请发明专利1项（排名第一），成为公司5nm Timing工具的核心竞争力。

模拟电路自动布局布线（APR）工具寄生感知集成项目

• 模拟电路（如ADC、PLL）的寄生参数（电容/电阻）会显著恶化增益、相位裕度等性能，但现有工具中寄生提取与布局优化割裂，设计师需反复迭代（平均7次）才能达标。项目目标为整合「布局-寄生-优化」流程，将迭代次数降至4次内，提升模拟APR工具的实用性。我从零担任APR模块负责人，主导算法设计与工具链集成。
• 核心难点：一是寄生参数实时更新与布局迭代的同步延迟（原需10分钟/次），打断设计节奏；二是模拟电路的版图约束（器件匹配、噪声隔离）与寄生优化目标冲突，易导致性能不达标。
• 创新解决：1）开发基于边界元法（BEM）的在线寄生提取引擎，将提取延迟压缩至58秒/次，支持布局修改后实时更新寄生参数；2）提出「贝叶斯优化引导的寄生感知布局」算法——以寄生参数和性能指标（增益≥60dB、相位裕度≥60°）为多目标，通过贝叶斯模型预测布局调整后的性能变化，优先选择满足模拟约束的布局方案，平衡寄生优化与性能要求。最终整合提取引擎与布局模块，实现闭环优化。
• 项目成果：模拟电路APR迭代次数从7次降至2.8次，寄生提取时间缩短61%；电路性能达标率从75%提升至93%，帮助客户B完成12位高精度ADC设计（寄生导致的性能劣化率<1%）。工具被纳入公司模拟EDA解决方案核心模块，直接带来3个战略客户签约，年营收贡献超800万元。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。