负责7nm及以下先进制程芯片设计团队的EDA工具全流程技术支持，聚焦后端实现与物理验证环节的流程优化，解决工具适配性及设计瓶颈问题，推动新工具/新功能在重点项目中的落地应用。

• 主导某旗舰SoC芯片7nm后端实现流程优化，基于Cadence Innovus平台开发Tcl自动化脚本集，针对金属层3/4拥塞高发区域动态调整单元密度与布线优先级，将时序收敛迭代次数从7轮压缩至4轮，流片前验证周期缩短25%（原18天→13.5天）；同步解决工具与PDK 2.1版本的IR-drop计算偏差问题，通过自定义脚本修正寄生参数提取规则，误差率从5.2%降至1.8%，保障电源完整性设计可靠性。
• 牵头处理5款车规级MCU芯片的物理验证阻塞问题，定位到Calibre DRC规则文件与定制化IP的层定义冲突，协调工具厂商与IP供应商联合调试，两周内输出修订版规则库，将单项目DRC/LVS错误关闭时间从平均12天缩短至6天，支撑3款芯片提前进入流片阶段。
• 构建基于Python的PrimeTime-Tempus时序对比分析框架，自动提取不同PDK（28nm/14nm）下的建立/保持时间余量数据，生成可视化报告，替代人工逐点比对模式，设计团队时序分析效率提升40%，关键路径优化决策时间从3天压缩至1天。
• 主导季度性EDA工具培训体系升级，针对20+芯片设计工程师定制「先进制程后端工具实战」课程，结合实际项目案例讲解Innovus拥塞规避、Calibre规则调试等核心技能，培训后团队工具使用问题咨询量下降35%，新员工独立完成模块布局布线的周期缩短至2周。

支撑14nm及以上成熟制程芯片的EDA工具应用，负责前端设计与验证环节的工具配置、问题排查及流程模板搭建，协助解决设计过程中的工具适配性问题。

• 配合完成某工业控制MCU的14nm前端设计工具链搭建，基于Synopsys Design Compiler完成RTL综合，调试跨时钟域（CDC）路径约束文件，解决因时钟树延迟不一致导致的时序违例问题，最终时序裕量从0.3ns提升至0.8ns，满足设计指标。
• 牵头建立公司内部EDA工具模板库，整理Tcl脚本50+个，覆盖RTL综合、形式验证（Synopsys Formality）、DFT插入（Mentor Tessent）等关键环节，新员工通过模板复用可将模块级设计启动时间从5天缩短至3天，模板被纳入公司设计规范V2.0。
• 处理日常工具使用问题，定位并修复Cadence Virtuoso版图匹配错误——因层映射表版本不一致导致的金属层定义偏移，通过脚本批量校验层信息，避免3次潜在流片风险（涉及芯片成本约200万元/次）。
• 协助编写《EDA工具常见问题手册》，收录RTL综合失败、形式验证不匹配、版图匹配错误等典型问题80+例，配套解决步骤与工具日志分析指南，团队问题自主解决率从55%提升至80%。

参与消费电子芯片前端设计与验证，熟悉主流EDA工具基础操作，积累工具与设计流程协同的实践经验，为后续EDA应用岗位奠定技术基础。

• 使用Cadence NC-Verilog完成功能仿真，针对UART模块的亚稳态问题，通过添加双触发器同步机制与时钟屏蔽信号，将错误率从0.5%降低至0.1%以下，支撑模块一次性通过验证。
• 协助搭建自动化测试平台，基于Synopsys VCS实现回归测试脚本开发，覆盖90%以上功能点，测试覆盖率从75%提升至92%，缩短芯片验证周期10天。
• 学习Encounter初步布局流程，理解后端物理实现对前端设计的约束（如线宽、间距对时序的影响），在设计阶段主动优化寄存器布局密度，为后续后端实现减少30%的拥塞风险。

3nm FinFET工艺寄生参数提取工具PExPro性能优化与准确性提升项目

• 随着3nm FinFET工艺量产，现有寄生参数提取工具因鳍片结构三维复杂性及多阈值电压器件高密度集成，导致提取精度下降15%、单cell提取时间超10秒，无法满足客户大规模设计需求。我作为项目负责人，主导工具的性能优化与工艺适配，目标是让提取精度达标、单cell时间缩至3秒内。
• 项目面临三大核心挑战：1）FinFET鳍片的边缘电场近似误差大，传统矩量法（MoM）无法精确计算三维寄生电容；2）多阈值电压晶体管的并行计算效率低，OpenMP框架下任务负载不均衡；3）工艺PDK模型的SPICE耦合问题，导致提取结果与晶圆厂测试数据偏差超10%。
• 针对FinFET结构，我将MoM替换为有限元边界元耦合（FEBEM）方法，开发自适应非结构化网格划分策略——对鳍片边缘采用加密网格保留电场细节，对平坦区域稀疏化降低计算量；并行计算上，引入MPI+OpenMP混合框架，结合Work Stealing任务调度算法，动态分配器件级与互连线级任务，解决负载不均衡问题；针对工艺模型，搭建支持SVR机器学习模型的校准模块，用晶圆厂1000+组测试数据训练，生成修正系数关联提取结果与实测值。
• 项目成果：1）提取精度大幅提升——与晶圆厂测试数据偏差从10%降至2.8%，满足3nm工艺要求；2）效率突破——单cell提取时间从10秒缩短至2.3秒，并行效率提升45%；3）业务价值——支撑公司3nm客户完成2款旗舰CPU设计，设计迭代周期缩短28%，客户复购率提升至95%；我个人主导算法重构与并行框架开发，申请发明专利2项（1项已授权），获公司年度优秀项目奖。

先进封装基板寄生参数提取工具PadEx架构设计与实现

• 先进封装（CoWoS/InFO）兴起后，客户反馈传统工具无法处理基板多层堆叠（≥20层）、细线路（线宽/线距<10μm）的三维电磁耦合及通孔（Via）高频损耗问题。我从需求分析切入，担任工具核心开发者，目标是打造适配先进封装的专用寄生提取工具。
• 项目难点在于：1）多层基板的全波电磁仿真计算量大，传统二维方法无法捕捉层间耦合；2）Via的趋肤效应与高频损耗被简化，导致Cvia/Lvia误差超8%；3）需兼容BT树脂、硅中介层等多种材料，属性变化影响仿真准确性。
• 我主导设计了分层式架构：底层调用HFSS API实现全波仿真，中层开发参数化建模模块——基于传输线理论（TLM）构建Via高频模型，纳入趋肤深度、介质损耗角正切等参数；上层封装图形化界面与批量处理功能，支持用户自定义材料属性库。针对计算效率，采用模型降阶（ROM）技术，对重复结构（如均匀走线）预计算电磁响应，减少实时仿真量。
• 项目成果：1）工具支持20层以上基板提取，Via寄生参数误差从8%降至1.9%；2）业务落地——帮助客户完成首款CoWoS封装AI芯片设计，信号完整性问题减少42%，设计周期缩短31%；3）个人成长——掌握先进封装EDA工具的全流程设计，主导的Via建模模块成为公司核心技术资产，获年度技术创新奖。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。