负责14nm及以下先进制程数字芯片设计全流程EDA工具链应用支持，聚焦时序收敛、物理实现及定制化工具适配，解决客户设计中工具使用瓶颈，推动设计效率与良率提升。

• 主导某头部AI芯片公司14nm SoC时序收敛项目，面对PrimeTime分析中时钟树延迟超标22%的问题，采用Tempus多模式多角落（MMMC）分析定位关键路径，联合前端调整时钟门控策略并优化时钟网络层级，最终时序裕量从15ps提升至50ps，助力项目提前2周完成流片准备。
• 为客户28nm图像处理器（ISP）布局布线阶段提供Innovus技术支撑，针对金属层M5拥塞率超阈值（28%）问题，引入IC Compiler II物理感知时序优化（PATO）功能，结合自定义绕线约束规则，拥塞率降至12%，同时保持关键路径延迟不变，客户流片良率提升18%。
• 搭建公司内部EDA工具知识库，梳理Cadence/Synopsys工具链200+高频问题解决方案，开发Tcl自动化诊断脚本（覆盖DRC/LVS/时序检查），将客户问题响应时长从6小时压缩至1.5小时，年度客户满意度评分从8.2提升至9.5。
• 参与新思科技Design Compiler NX版本客户适配，针对客户定制化算力芯片的面积敏感需求，优化编译策略（如动态电压频率岛划分、低摆幅信号路由优先级调整），同等性能下芯片面积缩减15%，支撑客户完成低功耗产品定义。

面向中小IC设计企业提供Cadence/Synopsys主流工具（Virtuoso、Design Compiler等）的应用培训、问题诊断及版本升级适配，保障客户设计流程顺畅运行。

• 负责12家客户的Virtuoso平台定制化配置，针对数模混合芯片版图设计中DRC报错率高问题，编写Tcl脚本集成Calibre规则检查项（如天线效应、金属密度梯度），自动拦截90%低级错误，客户平均修版周期缩短40%。
• 主导Synopsys PrimePower功耗分析工具迁移项目，对比新旧版本模型差异（如漏电功耗计算精度提升30%），为客户车规级MCU设计定制功耗报告模板，支撑ISO 26262功能安全认证，客户认证周期缩短2个月。
• 搭建工具培训体系，开发《数字芯片后端实现工具实战》课程（含Innovus布局策略、Tempus时序分析等12个模块），累计培训客户工程师150+人次，客户自主解决工具问题比例从35%提升至65%。
• 解决某射频芯片客户ADS与Cadence Virtuoso协同仿真不兼容问题，定位SPICE模型参数传递误差，协调原厂更新接口脚本，仿真结果一致性从82%提升至98%，保障射频前端匹配电路设计准确性。

负责数模混合芯片功能验证，搭建UVM验证平台，定位设计缺陷，保障芯片功能正确性与可靠性。

• 主导某消费电子电源管理芯片（PMIC）验证，搭建基于UVM的验证平台（覆盖90%功能点），引入SystemVerilog断言（SVA）监控关键信号时序，累计发现寄存器配置错误、过压保护失效等关键问题7例，芯片一次流片成功。
• 优化仿真效率，针对大数模混合场景仿真耗时过长问题，采用Questa Formal工具进行形式验证（覆盖控制逻辑等价性），减少仿真用例30%，总仿真时间从45天压缩至30天。
• 参与芯片规格书反标，通过验证发现的3处规格定义模糊点（如电池欠压保护阈值范围），推动前端修正文档，避免后续量产争议。
• 维护验证资产库，整理复用模块（如ADC校准验证组件、I2C协议检查器）15个，团队后续项目验证环境搭建时间平均缩短50%。

3nm FinFET工艺寄生参数提取工具PExPro性能优化与准确性提升项目

• 随着3nm FinFET工艺量产，现有寄生参数提取工具因鳍片结构三维复杂性及多阈值电压器件高密度集成，导致提取精度下降15%、单cell提取时间超10秒，无法满足客户大规模设计需求。我作为项目负责人，主导工具的性能优化与工艺适配，目标是让提取精度达标、单cell时间缩至3秒内。
• 项目面临三大核心挑战：1）FinFET鳍片的边缘电场近似误差大，传统矩量法（MoM）无法精确计算三维寄生电容；2）多阈值电压晶体管的并行计算效率低，OpenMP框架下任务负载不均衡；3）工艺PDK模型的SPICE耦合问题，导致提取结果与晶圆厂测试数据偏差超10%。
• 针对FinFET结构，我将MoM替换为有限元边界元耦合（FEBEM）方法，开发自适应非结构化网格划分策略——对鳍片边缘采用加密网格保留电场细节，对平坦区域稀疏化降低计算量；并行计算上，引入MPI+OpenMP混合框架，结合Work Stealing任务调度算法，动态分配器件级与互连线级任务，解决负载不均衡问题；针对工艺模型，搭建支持SVR机器学习模型的校准模块，用晶圆厂1000+组测试数据训练，生成修正系数关联提取结果与实测值。
• 项目成果：1）提取精度大幅提升——与晶圆厂测试数据偏差从10%降至2.8%，满足3nm工艺要求；2）效率突破——单cell提取时间从10秒缩短至2.3秒，并行效率提升45%；3）业务价值——支撑公司3nm客户完成2款旗舰CPU设计，设计迭代周期缩短28%，客户复购率提升至95%；我个人主导算法重构与并行框架开发，申请发明专利2项（1项已授权），获公司年度优秀项目奖。

先进封装基板寄生参数提取工具PadEx架构设计与实现

• 先进封装（CoWoS/InFO）兴起后，客户反馈传统工具无法处理基板多层堆叠（≥20层）、细线路（线宽/线距<10μm）的三维电磁耦合及通孔（Via）高频损耗问题。我从需求分析切入，担任工具核心开发者，目标是打造适配先进封装的专用寄生提取工具。
• 项目难点在于：1）多层基板的全波电磁仿真计算量大，传统二维方法无法捕捉层间耦合；2）Via的趋肤效应与高频损耗被简化，导致Cvia/Lvia误差超8%；3）需兼容BT树脂、硅中介层等多种材料，属性变化影响仿真准确性。
• 我主导设计了分层式架构：底层调用HFSS API实现全波仿真，中层开发参数化建模模块——基于传输线理论（TLM）构建Via高频模型，纳入趋肤深度、介质损耗角正切等参数；上层封装图形化界面与批量处理功能，支持用户自定义材料属性库。针对计算效率，采用模型降阶（ROM）技术，对重复结构（如均匀走线）预计算电磁响应，减少实时仿真量。
• 项目成果：1）工具支持20层以上基板提取，Via寄生参数误差从8%降至1.9%；2）业务落地——帮助客户完成首款CoWoS封装AI芯片设计，信号完整性问题减少42%，设计周期缩短31%；3）个人成长——掌握先进封装EDA工具的全流程设计，主导的Via建模模块成为公司核心技术资产，获年度技术创新奖。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。