负责5G多模基带SoC架构全周期设计，定义处理器核、DSP阵列、AI加速器及通信模块的协同架构，主导接口协议（如AMBA AXI5、CPRI/eCPRI）与低功耗策略制定，协同前端设计、验证与流片团队完成从架构规格到硅后调试的全流程交付。

• 主导5G NR Sub-6GHz基带芯片架构设计，基于3GPP TS 38.211/38.212标准拆解物理层算法需求，创新性提出‘分层流水+动态资源池’架构：上层采用多核ARM Cortex-R52处理信令控制，中层部署128核定制化DSP集群支撑FFT/信道编码等实时运算，底层集成AI加速器（支持NPU+MLP混合架构）优化MCS索引与波束成形参数预测；通过MATLAB SystemVue完成算法级建模，验证架构吞吐量达4.9Gbps（超3GPP R16要求12%），功耗密度降低至0.8mW/MHz（较上一代产品提升30%）。
• 解决多模（5G NR/4G LTE/3G WCDMA）并发场景下的资源冲突问题，引入基于优先级的时分复用调度机制：通过自定义调度算法（结合业务QoS权重与模块实时负载）动态分配DSP核与时钟域，配合PrimePower工具进行功耗仿真，实现多模切换延迟从1.2μs压缩至200ns，同时保持整体功耗波动＜5%；该方案已申请发明专利（公开号：CN202310XXXXX）。
• 推动架构与先进工艺适配，针对5nm FinFET工艺特性优化存储墙问题：采用HBM2E高带宽内存接口（带宽达409GB/s）配合分布式片上SRAM（容量8MB），结合Cadence Innovus布局布线工具的物理感知架构仿真，将指令访问延迟从3.5周期降至2.1周期，支撑DSP集群峰值运算效率提升至92%（原设计目标85%）。
• 主导架构验证体系搭建，基于UVM方法学开发架构级验证平台（覆盖85%以上功能点），创新性引入形式化验证工具（Synopsys VC Formal）对关键接口协议（如AXI-Lite控制通道）进行穷举检查，发现并修复潜在死锁问题17项；硅后调试阶段，架构关键指标（吞吐量、时延、功耗）与仿真模型偏差＜3%，流片一次成功。

负责LTE Advanced Pro基带芯片架构设计与迭代，聚焦数据面与控制面解耦优化，主导PHY-MAC层协同架构定义，协同算法团队完成LDPC/Polar码等5G预研技术向4G平台的移植，支撑公司中高端4G芯片市场份额提升。

• 重构4G基带数据处理流水线，针对Cat.18高吞吐量需求（理论下行1.2Gbps），提出‘双缓冲+预取引擎’架构：在MAC层与PHY层间增加异步FIFO队列（深度256），配合定制化DMA控制器（支持64字节突发传输），将数据处理延迟从8μs降至3.2μs，支撑连续数据包处理吞吐量达1.15Gbps（超商用需求10%）。
• 主导低功耗架构升级，分析LTE待机场景（占终端使用时间70%）功耗占比，设计‘深度睡眠+快速唤醒’机制：通过状态机控制关闭非必要模块（如ADC/DAC、部分DSP核），仅保留RTC与基带最小唤醒单元；结合TSMC 16nm工艺特性，利用PrimeTime进行时序收敛，实现待机功耗从12mW降至2.5mW（降幅79%），唤醒时间＜1ms（满足3GPP R13快速唤醒要求）。
• 推动AI算法与基带架构融合，针对高铁场景下的信道估计误差问题，引入轻量级LSTM网络（参数量＜50KB）预测多普勒频移，在架构中预留专用NPU计算单元（算力2TOPS）；实测高铁场景（300km/h）下误码率从1e-3降至5e-4，RSRP接收门限提升2dBm，终端覆盖范围扩大15%。
• 协同验证团队建立架构级性能评估模型，基于SystemC搭建事务级模型（TLM），覆盖90%以上PHY-MAC交互场景；通过蒙特卡洛仿真验证不同信道条件（AWGN/Rayleigh）下的吞吐量波动，指导算法参数调优（如Turbo译码迭代次数），最终芯片在GCF认证测试中通过率提升至98%（行业平均95%）。

负责LTE基带芯片物理层模块架构设计与RTL实现，聚焦FFT/IPA等核心算法的硬件映射，协同前端团队完成模块级验证，支撑首款4G Cat.7芯片（支持下行300Mbps）的一次性流片成功。

• 主导FFT模块架构设计，针对LTE OFDM符号处理需求（最大128点FFT），对比Radix-2^2与Radix-4算法复杂度，选择流水线型Radix-4结构（级数7级），结合流水线寄存器切割与资源共享技术，将关键路径延迟从2.1ns缩短至1.6ns（TSMC 28nm工艺），运算时钟频率提升至200MHz（支持每符号12次FFT并行处理）。
• 优化IPA（干扰消除）模块架构，针对同频组网场景下的邻区干扰，设计‘频域滤波+时域抵消’两级架构：频域采用FIR滤波器组（阶数32）抑制带外干扰，时域通过自适应LMS算法（步长μ=0.01）消除残余干扰；实测邻区干扰下SINR提升4dB，小区边缘用户速率从50Mbps提升至80Mbps。
• 完成模块级RTL实现与低功耗优化，使用Verilog HDL编写FFT/IPA模块代码（代码覆盖率98.7%），通过Synopsys Design Compiler综合，面积优化至0.35mm²（较初始设计减少22%）；引入门控时钟技术（控制信号粒度细化至子模块），动态功耗降低35%，满足芯片整体功耗预算（1.2W@峰值速率）。
• 协同验证团队搭建模块级测试平台，设计覆盖10万+条测试向量的验证环境（基于Perl脚本自动生成），重点验证边界条件（如FFT点数突变、大频偏输入）；累计发现并修复RTL设计缺陷23项，模块一次性通过RTL级仿真与FPGA原型验证（误差＜1e-6）。

车规级智能座舱SoC多模态交互IP核设计与量产化项目

• 项目背景：随着车规级智能座舱向“沉浸式交互”升级，客户需要一款支持语音、手势、视觉多模态融合的IP核，要求延迟≤15ms、满足AEC-Q100 Grade 2可靠性，而现有竞品IP延迟超30ms且车规级适配不足。我的核心职责是主导IP核的架构设计、RTL实现及量产导入。
• 关键难题：1）多模态数据实时同步的延迟瓶颈——语音采样率48kHz、手势帧率30fps、视觉分辨率1080P的多源数据对齐易导致流水线阻塞；2）车规级环境适应性——高温（125℃）下时钟漂移会引发时序违规，传统静态时序分析无法覆盖动态场景。
• 核心行动与创新：1）设计“分层流水+异步FIFO”的同步架构，将数据采集、预处理、融合拆分为三级流水，通过FIFO深度动态调整解决速率不匹配，延迟降低40%；2）提出“温度感知的自适应时钟校准算法”，基于片上传感器实时监测die温度，动态调整PLL分频系数，将时钟漂移控制在±50ps以内，满足车规级时序要求；3）基于ISO 26262 ASIL-B标准搭建验证平台，覆盖10万+corner case（如电磁干扰下的数据丢包恢复）。
• 项目成果：IP核延迟稳定在12ms内，一次性通过AEC-Q100 Grade 2认证，已量产应用于客户旗舰智能座舱芯片，累计出货50万片，占该客户多模态交互模块采购量的70%；我个人主导的“温度自适应时钟方案”被纳入公司车规级IP设计规范。

消费级AIoT芯片BLE 5.3 MAC层协议栈低功耗优化项目

• 项目背景：公司主打消费级AIoT传感器芯片，竞品因BLE MAC层功耗高（待机电流1.2mA），导致终端设备续航仅7天，而客户需求是续航≥10天。我的角色是负责MAC层协议栈的重构与功耗优化。
• 关键难题：1）BLE 5.3 Extended Advertising新特性与传统MAC调度不兼容——扩展广播包的随机时隙分配会导致频繁唤醒；2）低功耗模式下的“唤醒延迟-数据丢失”平衡——深度睡眠（<1μA）唤醒时间过长（>1ms）会错过传感器数据上报。
• 核心行动与创新：1）重构基于“事件驱动+流量预测”的睡眠调度算法，通过机器学习模型预测传感器数据产生频率（如加速度计的静止/运动状态），动态调整唤醒周期（从固定10ms优化为5-20ms自适应），减少30%的无效唤醒；2）优化重传策略，将传统固定窗口（3次重传）改为“指数退避+信道质量自适应”——根据RSSI值调整重传间隔（从100ms优化为50-200ms），降低20%的重传功耗；3）采用C语言实现协议栈轻量化，代码体积缩小15%，减少RAM占用。
• 项目成果：MAC层待机电流降至0.85mA，整体功耗降低25%，芯片通过BLE 5.3认证；搭载该芯片的AIoT传感器上市后销量破100万台，客户终端续航提升至12天，产品满意度评分从4.2升至4.7（满分5分）。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。