主导面向云端的高性能AI推理芯片「星刃-300」全周期架构设计，负责计算单元微架构、异构存储层级及片上网络（NoC）的拓扑规划，协同算法、前端、后端团队完成从模型量化感知到RTL验证的落地，目标实现INT8算力128TOPS、功耗比竞品低20%的PPA指标。

• 针对大模型推理场景的稀疏计算需求，牵头设计混合精度计算单元（支持FP16/INT8/INT4动态切换），创新性引入权重缓存重映射机制，解决稀疏张量访问时的存储墙问题；通过SystemVerilog验证平台模拟200+典型模型（如ResNet-152、BERT-large），确认计算单元利用率从75%提升至88%，支撑单周期完成4096个MAC操作。
• 为应对多任务并行下的访存冲突，基于TSMC 5nm工艺约束，构建三级存储架构（寄存器堆-本地SRAM-全局HBM2e），结合流量预测算法动态分配NoC带宽；采用Cadence Innovus进行物理实现验证，最终存储访问延迟降低35%，片上带宽峰值达1.2TB/s，满足Transformer模型层间数据实时传输需求。
• 主导跨团队协同的功耗优化专项，引入动态电压频率调整（DVFS）与计算单元睡眠模式联动策略：通过MATLAB建立任务负载预测模型，实时调节各模块供电；流片后实测典型负载下静态功耗占比从18%降至9%，整机功耗较上一代产品下降22%，助力客户数据中心PUE指标优化。
• 搭建基于MLIR的架构仿真框架，集成TensorRT模型量化工具链，实现从ONNX模型输入到架构性能预估的自动化流程；该框架将架构迭代周期从8周缩短至3周，支撑项目提前2个月完成tape-out，目前芯片已完成工程样片回片，INT8算力实测达135TOPS，关键指标超预期12%。

负责公司边缘AI芯片「轻脑-200」系列的架构升级，聚焦实时性（延迟<10ms）与低功耗（典型场景<2W）的平衡，主导定义RISC-V核+专用NPU的异构计算架构，协同固件团队完成指令集扩展与编译器适配，支撑智能摄像头、工业传感器等终端产品落地。

• 针对边缘端多模态感知需求，重构NPU微架构：将传统脉动阵列改为可分块计算模式，支持图像（32x32）、语音（1024点）等多尺寸数据并行处理；通过Chisel硬件描述语言实现流水线深度动态配置，在ResNet-50图像分类任务中，延迟从15ms降至8.2ms，同时面积占用减少18%。
• 为解决小样本场景下的能效比问题，设计基于强化学习的任务调度引擎：利用历史负载数据训练策略网络，动态分配CPU与NPU的计算任务；在实测中，当负载低于30%时，系统自动切换至CPU轻量级推理，整体功耗降低40%，成功应用于某安防客户的低功耗摄像头产品，量产良率达97%。
• 主导片上存储系统的可靠性优化，针对边缘端高温、高振动环境，引入ECC校验与纠错码（LDPC）双重保护机制；结合Synopsys PrimeTime进行时序分析，调整SRAM单元布局，将存储错误率从1e-9降低至1e-12，满足车规级AEC-Q100 Grade 2认证要求。
• 搭建架构指标评估体系，整合MLPerf边缘推理基准测试与自定义场景（如工业缺陷检测），建立包含延迟、功耗、精度在内的20+维度评估模型；该体系支撑公司芯片在2023年中国边缘计算芯片市场报告中，综合能效比位列TOP3。

参与5G小基站射频基带芯片的架构设计，负责物理层算法到硬件实现的映射，协助定义FFT/IFFT加速器、信道编解码单元的接口规范，支撑芯片从需求规格到RTL初步设计的转化，目标满足3GPP R16标准的低时延与高可靠性要求。

• 针对5G NR的上行共享信道（PUSCH）处理流程，分析算法复杂度瓶颈，提出蝶形运算单元的复用架构：将128点FFT拆分为4个32点子计算，通过时分复用降低硬件资源消耗；在Cadence Genus中进行逻辑综合，最终FFT模块面积减少30%，处理时延从1.2μs降至0.8μs，满足3GPP规定的1ms子帧处理要求。
• 负责信道编码（Polar码）的硬件加速模块设计，创新性采用分层译码策略：将长码（1024bit）分解为短码级联，每级使用专用路径度量表缓存；通过ModelSim仿真验证，译码吞吐量从80Mbps提升至1.2Gbps，接近理论峰值，支撑基站上行峰值速率达标。
• 搭建基带处理链路的延迟模型，基于SystemC模拟从天线采样到比特输出的完整流程，识别出同步模块与FFT单元间的握手延迟是主要瓶颈；通过优化AXI-Stream接口的握手协议，将链路总延迟从15μs压缩至9μs，为后续算法迭代预留20%的时间裕量。
• 协助完成芯片原型验证平台的搭建，集成Xilinx Kintex UltraScale+ FPGA与高速ADC/DAC板卡，编写测试向量生成脚本（Python），覆盖70%以上的3GPP测试用例；平台成功输出首版基带信号，经第三方仪表测试，误码率（BER）在-10dB信噪比下低于1e-5，达到预期指标。

面向5G Open RAN小基站的宽输入范围高效同步降压PMIC设计

• 项目背景：5G Open RAN架构推动小基站灵活部署，客户要求配套PMIC满足“4.5V-20V宽输入、全负载段高效率（轻载>85%、满载>92%）、QFN6x6小尺寸、-40℃~125℃高可靠”的核心需求。此前公司现有方案存在高压段效率低（满载<90%）、小尺寸下热集中（结温超110℃）的痛点，无法适配客户量产需求。我的总体职责是牵头芯片架构设计、关键模块（自适应PWM控制器、同步整流驱动、高精度基准源）的RTL及模拟电路实现，主导全芯片验证与流片后调试。
• 解决的关键难题与技术：1. 宽输入电压下全负载效率优化——高压段MOSFET导通损耗占比60%、低压段开关损耗占比超50%；2. 小尺寸封装热管理——QFN6x6功率密度达1.2W/mm²，传统布局易致结温超标；3. 高可靠下的输出精度——输入电压波动±20%时需保持输出±1%以内。技术上采用Verilog-A实现自适应死区时间控制算法，基于输入电压和负载动态调整死区以降低开关损耗；选用铜柱凸点封装替代焊球增强散热；通过ANSYS Icepak热仿真优化内部布局，分散发热模块。
• 核心行动与创新：主导架构选型，对比电感式与电荷泵方案后确定电感式PMIC（效率优势明显）；设计自适应死区模块，搭建行为级模型仿真优化参数；协同版图团队迭代热设计，通过Icepak验证结温合规性；搭建FPGA原型系统验证PMIC与主芯片的配合时序，确保功能正确性。
• 项目成果与价值：流片后测试显示，输入4.5V-20V、输出1.0V/20A时，满载效率92.5%（超目标0.5%）、轻载效率86%；QFN6x6结温最高98℃（低于限值7℃），输出精度±0.8%（优于要求）。芯片已量产，应用于3家客户的Open RAN小基站，累计出货10万颗，故障率<0.1%，为公司带来年营收约2000万元，成为5G小基站PMIC主力产品。

面向工业物联网的低功耗高抗干扰BLE 5.2 SoC设计

• 项目背景：工业物联网设备需长期电池供电（≥5年），客户要求BLE SoC解决“active模式功耗高（>5mA）、工业环境抗干扰弱（邻道泄漏比>40dB）”的问题，否则会导致续航不足、通信不稳定。我的职责是负责RF前端与基带的协同设计，主导低功耗架构优化及抗干扰算法集成。
• 解决的关键难题与技术：1. 低功耗与高灵敏度平衡——降低功耗易牺牲接收灵敏度；2. 工业频段干扰——2.4GHz下Wi-Fi、Zigbee共存导致通信失败率高；3. RF与基带时序匹配——低功耗唤醒信号延迟需≤1μs。技术上采用动态偏置LNA（接收时偏置从1mA降至200μA，保持噪声系数<2dB）；集成自适应跳频（AFH）算法避开干扰信道；定义低功耗控制接口优化唤醒时序。
• 核心行动与创新：协同RF团队设计LNA动态偏置电路，用Cadence Spectre仿真验证功耗与噪声性能；与算法团队合作实现AFH算法，优化信道切换逻辑；搭建测试平台验证低功耗功耗与灵敏度，赴工业现场测试干扰环境下的通信成功率，迭代算法参数。
• 项目成果与价值：流片后，active模式功耗3.2mA（降36%）、待机功耗<1μA；链路预算-95dBm（超目标5dB），工业环境通信成功率从85%升至98%。芯片量产应用于工业传感器节点，累计出货50万颗，客户设备续航达6年以上，帮助公司切入工业IoT BLE SoC市场，占据约10%份额，年营收增加1500万元。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。