负责5G基站基带处理单元（BBU）及光传输设备FPGA原型的验证方案设计、测试用例开发及全流程验证执行，协同设计团队完成功能/性能确认，保障设计符合协议规范（如CPRI/eCPRI、IEEE 802.3bs）及时序收敛要求。

• 主导5G BBU中FFT/IFFT IP模块的验证平台搭建，基于UVM方法学构建分层验证环境，集成SystemVerilog断言（SVA）实现协议约束检查，针对多通道并行处理场景设计压力测试用例集，覆盖95%以上功能点；通过优化激励生成算法（采用约束随机+定向验证结合策略），将单轮仿真周期从48小时压缩至12小时，提前2周发现跨时钟域同步缺失导致的亚稳态问题，协助设计团队修复后验证通过率提升至99.3%。
• 负责光传输设备中PCIe 5.0硬核的板级验证，搭建硬件加速验证环境（结合Protium S1原型验证系统与Xilinx Veloce），设计事务级模型（TLM）桥接仿真与硬件环境，解决高速信号眼图测试中仿真与实测数据偏差问题；通过注入时钟抖动、电源噪声等干扰信号，暴露硬核在16GT/s速率下的CRC校验错误隐患，推动设计优化均衡器参数，最终流片后误码率从1e-10降至1e-12，满足运营商级可靠性要求。
• 建立验证覆盖率驱动机制（CDV），定制功能覆盖率、代码覆盖率、断言覆盖率三级指标体系，针对BBU中LDPC编解码模块设计专用覆盖率模型，通过分析未覆盖点反推测试用例缺口，补充200+条定向测试场景；最终模块覆盖率达成功能覆盖率100%、代码覆盖率99.8%、断言覆盖率98.5%，成为部门同类验证项目的标杆模板。
• 协同系统团队完成5G NR PDSCH信道编码链路的端到端验证，搭建包含MATLAB参考模型、FPGA原型、信令仪器的闭环测试环境，对比验证FPGA实现与MATLAB算法的一致性；通过分析浮点转定点后的精度损失，提出符号位扩展优化方案，将星座图误差矢量幅度（EVM）从3.2%降至1.5%，支撑设备通过工信部进网测试。

承担无线通信设备（小基站、CPE）FPGA设计的验证工作，负责从RTL冻结到原型交付的全周期验证，重点保障接口协议一致性、时序收敛及异常场景容错能力。

• 主导4G小基站中CPRI接口控制器的验证，基于Questa Formal工具开展形式验证，编写200+条接口时序约束（如TDD时隙对齐、同步字检测），发现3处握手信号延迟不匹配问题；结合仿真波形与协议分析仪实测数据，定位到FIFO深度配置不合理导致的丢包现象，推动设计将FIFO深度从128扩展至256，流片后CPRI链路误码率稳定在1e-12以内。
• 开发自动化回归测试框架，基于Python脚本集成ModelSim仿真流程，实现测试用例批量执行、日志解析及缺陷自动上报；针对LTE下行共享信道（PDSCH）解调模块，累计运行5000+次回归测试，捕获27个偶发时序违例（如跨时钟域信号未正确打拍），修复后模块稳定性提升40%，显著降低后期调试成本。
• 参与毫米波AAU中数字预失真（DPD）算法的FPGA验证，搭建包含信号发生器、频谱分析仪的硬件在环（HIL）测试平台，对比FPGA实现与MATLAB参考模型的输出误差；通过优化查找表（LUT）映射策略，将邻道泄漏比（ACLR）从-45dBc改善至-52dBc，满足3GPP协议对杂散发射的严格要求。

协助完成通信类FPGA设计的模块级验证，负责测试用例编写、仿真调试及基础问题定位，支撑团队完成功能验证阶段目标。

• 搭建ADC采样模块的基础验证环境，使用SystemVerilog编写定点数转换测试用例，对比仿真输出与Matlab计算结果，发现采样时钟分频系数配置错误导致的相位偏移问题；协助设计调整PLL参数后，采样误差从0.5%降至0.1%，满足雷达信号采集精度要求。
• 参与WCDMA基站中信道编解码模块的验证，执行定向测试用例300+条，重点验证Turbo码译码的软判决输入输出一致性；通过分析仿真波形中的校验节点更新顺序异常，定位到RTL代码中状态机跳转条件缺失，推动修复后模块BER性能与参考模型偏差小于1%。
• 维护验证文档与缺陷跟踪库，使用JIRA管理200+个验证问题，制定问题分级标准（严重/一般/轻微）并推动闭环；整理典型问题案例集（如时序违例、协议握手异常），成为新人培训的核心材料。

5G小基站物理层处理加速模块FPGA实现与优化

• 项目背景为运营商5G小基站商用交付需求，需解决物理层处理吞吐量不足（原方案仅支持8Gbps）、端到端延迟超标的核心问题，目标是实现10Gbps以上吞吐量、≤5μs端到端延迟以通过运营商认证。我的职责是主导物理层关键模块（Polar码译码、OFDM调制解调）的FPGA架构设计、RTL实现及性能优化。
• 项目难点包括：1）Polar码译码器原Pipeline架构关键路径过长，时钟频率仅150MHz，无法支撑高吞吐量；2）多通道OFDM符号同步依赖软件算法，导致延迟波动±1.2μs，不满足5G低延迟要求；3）Vivado综合时出现严重时序违例（违反建立时间约120ps）。
• 核心行动：1）针对Polar译码器，将译码流程拆分为「校验节点并行更新」「置信传播迭代压缩」「硬判决快速输出」三段式Pipeline，引入流水线寄存器和资源共享策略，降低关键路径延迟35%；2）设计基于训练序列的硬件同步引擎，用SystemVerilog实现互相关检测算法（运算量优化至12个时钟周期/符号），配合FIFO缓存实现多通道数据对齐；3）利用Vivado Timing Closure Advisor优化时钟网络，将全局时钟偏斜从80ps降至15ps，解决时序违例问题。
• 项目成果：Polar码译码器时钟频率提升至250MHz，物理层整体吞吐量达12Gbps，端到端延迟降至3.8μs，支撑产品通过中国移动5G小基站实验室认证并实现10万台量产。个人贡献占模块开发的70%，主导的「Polar码流水线优化方案」被纳入公司5G FPGA IP复用库。

LTE基站中频采样数据处理模块开发与稳定性优化

• 项目背景为公司LTE基站现网测试中出现中频数据丢包（峰值0.5%）、时钟同步误差大（±5ns）的问题，影响基带处理的误码率性能（从1e-6升至1e-4）。我的职责是负责中频采样数据（14bit、122.88Msps）的采集、同步、缓存模块的RTL设计、仿真验证及现场调优。
• 项目难点：1）ADC采样时钟（122.88MHz）与FPGA系统时钟（100MHz）的相位偏差导致同步信号抖动，无法准确捕获采样点；2）多通道（4路）数据缓存时FIFO资源占用率达85%，存在溢出风险；3）传统软件同步算法延迟高，无法满足实时处理要求。
• 核心行动：1）采用DDS（直接数字合成）技术生成高精度同步时钟（频率分辨率1Hz），调整FPGA内部PLL输出与ADC时钟同源，将相位偏差降至±100ps以内；2）设计双端口FIFO缓存架构，用Verilog实现动态阈值控制——当缓存数据量超过80%时，向前端发送「降采样率」控制信号，避免溢出；3）基于SystemVerilog断言（Assertion）验证同步信号的相位一致性，覆盖95%以上的异常场景。
• 项目成果：同步误差降至1ns以内，丢包率从0.5%降至0.01%以下，FIFO资源占用率下降至65%，支撑基站通过中国联通现网验收。个人主导模块的设计与验证，解决了长期困扰团队的稳定性问题，获部门「年度技术突破奖」提名，相关经验被整理为《LTE中频数据处理FPGA设计指南》供新人学习。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。