负责12英寸28nm逻辑芯片量产线良率提升全流程管理，聚焦光刻、刻蚀、薄膜沉积三大核心工艺，通过缺陷溯源、工艺窗口优化及跨部门协同，推动良率从85%向90%爬坡，工作边界覆盖YMS系统数据建模、DOE实验设计及失效分析（FA）闭环。

• 主导28nm产品良率异常攻坚：针对Q2批次晶圆良率骤降3%问题，使用KLA Archer 500缺陷检测设备定位金属层桥接缺陷集中于WAT测试结构，结合SEM-EDS分析确认系铜互连刻蚀后残留聚合物导致；牵头工艺、设备、量测团队开展5轮DOE，优化刻蚀机（Lam 2300）射频功率与腔室压力参数，将缺陷密度从0.8/cm²降至0.3/cm²，良率回升至目标值+0.5%。
• 搭建关键工艺窗口监控体系：基于SPC统计过程控制理论，筛选光刻（ASML NXT 1980Di）套刻误差（OVL）、薄膜应力（FSM）等12个CTQ参数，开发YMS系统自动预警模型，将异常响应时间从48小时压缩至6小时；推动量测频率从每片抽检调整为全检关键层，提前拦截3批次因光刻胶厚度波动导致的图形失真，避免1200片晶圆报废。
• 推动新材料导入良率验证：配合先进制程预研，主导低k介质（k=2.5）沉积工艺（TEL Centura Rapier）良率爬坡，通过设计正交实验优化等离子体源功率与气体比例（C4F8/O2/N2），解决初期击穿电压偏低问题；建立缺陷分类（Particle/Scratch/Etch Residue）数据库，3个月内将良率从78%提升至85%，支撑该材料通过客户认证。
• 设计预防性良率改善方案：基于历史良率数据挖掘（Minitab相关性分析），识别刻蚀均匀性与腔室清洁周期强关联，将原7天清洁周期缩短至5天；联合设备工程师优化腔室等离子体分布算法，使工艺腔室间差异从±3%降至±1%，年度减少因腔室匹配不良导致的良率损失约200万美金。

负责8英寸40nm BCD工艺平台良率优化，重点解决接触孔电阻异常、钝化层针孔等典型失效问题，工作覆盖从晶圆入库到出货全生命周期数据跟踪，需协同光刻、注入、CMP等工序团队完成良率提升目标。

• 攻克接触孔电阻超规问题：针对40nm PMOS管接触孔方块电阻离散度大（3σ=12%），使用四探针量测（KLA Tencor SP-5）结合TEM截面分析，发现系注入后退火温度梯度不均导致掺杂激活不足；调整快速热退火（RTP）设备（Applied Materials Centura RTP）温区分布，将方块电阻离散度压缩至8%，对应芯片漏电流超标率下降60%。
• 优化钝化层可靠性良率：量产中发现部分芯片经HTOL测试后出现钝化层裂纹，通过XPS表面成分分析锁定系氮化硅/氧化硅界面应力累积；引入低温PECVD工艺（Lam TCP 9600）调整膜层应力（从+1.2GPa降至+0.5GPa），并增加等离子体后处理步骤，使1000小时HTOL失效率从0.7%降至0.2%，支撑产品通过AEC-Q100车规认证。
• 建立缺陷根因分类标准：梳理40nm产线TOP5缺陷模式（占比75%），编制《良率失效分析手册》，明确光学检测（AOI）与扫描电镜（SEM）的分级判定规则；推动量测站增加关键层3D轮廓量测（Zygo NewView），将缺陷误判率从15%降至5%，缩短FA周期30%。
• 支撑新产品良率快速爬坡：负责首颗40nm电池管理IC量产，通过前期工艺仿真（Silvaco TCAD）预判光刻胶显影不充分风险，提前调整显影液浓度（从2.3%升至2.5%）与软烤温度（95℃→100℃）；量产首月良率达82%（行业平均78%），获客户‘最佳交付质量奖’。

初始负责6英寸55nm NOR Flash工艺整合，后期主动申请转入良率提升组，聚焦光刻对准精度、离子注入均匀性等基础工艺问题，完成从工艺执行到良率分析的能力迁移。

• 优化光刻套刻精度：针对55nm NOR Flash字线偏移超规（3σ=25nm），通过调整掩膜版CD均匀性（从±12nm至±8nm）及光刻机（SMEE i-line）工件台校准频率（每日→每班），将套刻误差控制在18nm内，支撑存储单元尺寸缩小10%，单die容量提升16%。
• 改善离子注入均匀性：量产中发现源漏极掺杂浓度波动（3σ=12%），使用Maptron离子注入机（Axcelis Optima）的束流扫描参数优化，结合晶圆旋转速度动态调整，将方块电阻均匀性从±8%提升至±4%，对应芯片读取速度一致性显著增强。
• 初步建立良率分析能力：协助资深工程师完成月度良率报告，学习使用YMS系统提取关键工艺参数（如刻蚀速率、退火温度），通过Excel VBA编写数据透视表，识别出CMP抛光垫磨损与金属线宽偏差的相关性，提出增加垫清洗频次的改进建议，良率季度环比提升1.2%。

14nm FinFET工艺接触孔（Contact）良率提升攻关项目

• 项目背景：公司14nm FinFET工艺进入量产爬坡关键期，但接触孔良率仅82%，导致单月报废晶圆超1200片，直接拉高单芯片成本约18%；核心目标是将接触孔良率提升至90%以上，支撑产能从每月3万片向5万片扩展。我作为PIE主导跨部门（前道工艺、量测、设备工程）攻关，负责从问题定位到方案落地的全流程闭环。
• 关键难题与技术：通过SEM/EDS、TEM分层分析发现两大核心缺陷——①接触孔底部残留5-10nm厚的SiNx薄膜（来自STI工艺的侧墙残留），阻碍钨塞（W Plug）完全填充形成空洞；②CVD钨沉积时，反应副产物WFx在孔壁形成致密聚合物，加剧填充不连续。传统清洗工艺（SC-1）无法有效去除SiNx，而常规钨沉积参数未针对FinFET的高深宽比接触孔优化。
• 核心行动与创新：①优化前道清洗方案：将原有SC-1清洗替换为“DHF（1:100稀释氢氟酸）预浸+ SC-1主清洗”，利用DHF选择性腐蚀SiNx，将残留厚度控制在2nm以内；②重构CVD钨工艺：将沉积温度从450℃提升至480℃（增强钨原子热扩散能力）、腔室压力从20Torr降至15Torr（减少WFx副产物生成），并引入“WF6/H2脉冲交替注入”模式（脉冲频率10Hz），降低孔壁聚合物厚度约40%；③建立实时监控体系：用在线椭偏仪监测清洗后表面羟基含量（目标≤5nm），结合量测数据反馈调整工艺窗口，确保一致性。
• 项目成果：3个月内接触孔良率提升至93.5%，单月报废晶圆减少至150片以内，年节省制造成本约6000万元；该方案被纳入公司14nm工艺SOP，并作为“高深宽比接触孔良率优化”的标准方法推广至12nm工艺开发，支撑了公司旗舰手机芯片的量产交付。我个人因此获部门“年度良率突破奖”。

28nm逻辑芯片STI缺陷密度降低与漏电管控项目

• 项目背景：公司28nm逻辑芯片量产时，STI（浅沟槽隔离）缺陷密度高达0.8个/cm²，导致后续栅极氧化层漏电不良率超10%，客户退货率攀升至3%。我作为工艺工程师，负责STI段缺陷根因分析与工艺优化，目标是降低缺陷密度至0.3个/cm²以下，提升产品可靠性。
• 关键难题与技术：通过AFM、XPS及光学显微镜联用分析，缺陷主要为“STI CMP侵蚀”——隔离区SiO2被过度研磨，厚度从设计的300nm减薄至250nm以下，引发栅极穿通漏电。进一步排查发现，CMP浆料的SiO2研磨颗粒尺寸分布宽（10-100nm），大颗粒易造成局部过研磨；同时研磨压力过高（3.5psi）加剧了隔离区损伤。
• 核心行动与创新：①材料端优化：更换CMP浆料供应商，选用颗粒尺寸分布窄（20-50nm）的产品，大颗粒占比从8%降至1%以下；②工艺参数调整：将CMP压力从3.5psi降至2.8psi，减少机械应力对SiO2的损伤；③后处理强化：增加后清洗步骤的超声功率（从50W升至80W），采用“NH4OH+H2O2”混合液去除表面残留浆料颗粒，避免二次污染；④建立在线监测：用光谱反射仪（SR）每片晶圆检测STI厚度，设定±10nm的控制限，异常时自动触发工艺调整。
• 项目成果：6个月内STI缺陷密度降至0.22个/cm²，栅极漏电不良率降至0.8%以内，28nm产品良率提升15%；客户退货率下降80%，该工艺方案获公司年度“技术创新奖”，并应用于后续28nm低功耗衍生节点，支撑了物联网芯片的大规模出货。此项目也让我从“工艺执行”转向“问题根因分析与系统性优化”，积累了跨部门协作与标准制定的经验。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。