负责12英寸28nm逻辑芯片量产线良率提升全流程管理，聚焦光刻、刻蚀、薄膜沉积三大核心工艺，通过缺陷溯源、工艺窗口优化及跨部门协同，推动良率从85%向90%爬坡，工作边界覆盖YMS系统数据建模、DOE实验设计及失效分析（FA）闭环。

• 主导28nm产品良率异常攻坚：针对Q2批次晶圆良率骤降3%问题，使用KLA Archer 500缺陷检测设备定位金属层桥接缺陷集中于WAT测试结构，结合SEM-EDS分析确认系铜互连刻蚀后残留聚合物导致；牵头工艺、设备、量测团队开展5轮DOE，优化刻蚀机（Lam 2300）射频功率与腔室压力参数，将缺陷密度从0.8/cm²降至0.3/cm²，良率回升至目标值+0.5%。
• 搭建关键工艺窗口监控体系：基于SPC统计过程控制理论，筛选光刻（ASML NXT 1980Di）套刻误差（OVL）、薄膜应力（FSM）等12个CTQ参数，开发YMS系统自动预警模型，将异常响应时间从48小时压缩至6小时；推动量测频率从每片抽检调整为全检关键层，提前拦截3批次因光刻胶厚度波动导致的图形失真，避免1200片晶圆报废。
• 推动新材料导入良率验证：配合先进制程预研，主导低k介质（k=2.5）沉积工艺（TEL Centura Rapier）良率爬坡，通过设计正交实验优化等离子体源功率与气体比例（C4F8/O2/N2），解决初期击穿电压偏低问题；建立缺陷分类（Particle/Scratch/Etch Residue）数据库，3个月内将良率从78%提升至85%，支撑该材料通过客户认证。
• 设计预防性良率改善方案：基于历史良率数据挖掘（Minitab相关性分析），识别刻蚀均匀性与腔室清洁周期强关联，将原7天清洁周期缩短至5天；联合设备工程师优化腔室等离子体分布算法，使工艺腔室间差异从±3%降至±1%，年度减少因腔室匹配不良导致的良率损失约200万美金。

负责8英寸40nm BCD工艺平台良率优化，重点解决接触孔电阻异常、钝化层针孔等典型失效问题，工作覆盖从晶圆入库到出货全生命周期数据跟踪，需协同光刻、注入、CMP等工序团队完成良率提升目标。

• 攻克接触孔电阻超规问题：针对40nm PMOS管接触孔方块电阻离散度大（3σ=12%），使用四探针量测（KLA Tencor SP-5）结合TEM截面分析，发现系注入后退火温度梯度不均导致掺杂激活不足；调整快速热退火（RTP）设备（Applied Materials Centura RTP）温区分布，将方块电阻离散度压缩至8%，对应芯片漏电流超标率下降60%。
• 优化钝化层可靠性良率：量产中发现部分芯片经HTOL测试后出现钝化层裂纹，通过XPS表面成分分析锁定系氮化硅/氧化硅界面应力累积；引入低温PECVD工艺（Lam TCP 9600）调整膜层应力（从+1.2GPa降至+0.5GPa），并增加等离子体后处理步骤，使1000小时HTOL失效率从0.7%降至0.2%，支撑产品通过AEC-Q100车规认证。
• 建立缺陷根因分类标准：梳理40nm产线TOP5缺陷模式（占比75%），编制《良率失效分析手册》，明确光学检测（AOI）与扫描电镜（SEM）的分级判定规则；推动量测站增加关键层3D轮廓量测（Zygo NewView），将缺陷误判率从15%降至5%，缩短FA周期30%。
• 支撑新产品良率快速爬坡：负责首颗40nm电池管理IC量产，通过前期工艺仿真（Silvaco TCAD）预判光刻胶显影不充分风险，提前调整显影液浓度（从2.3%升至2.5%）与软烤温度（95℃→100℃）；量产首月良率达82%（行业平均78%），获客户‘最佳交付质量奖’。

初始负责6英寸55nm NOR Flash工艺整合，后期主动申请转入良率提升组，聚焦光刻对准精度、离子注入均匀性等基础工艺问题，完成从工艺执行到良率分析的能力迁移。

• 优化光刻套刻精度：针对55nm NOR Flash字线偏移超规（3σ=25nm），通过调整掩膜版CD均匀性（从±12nm至±8nm）及光刻机（SMEE i-line）工件台校准频率（每日→每班），将套刻误差控制在18nm内，支撑存储单元尺寸缩小10%，单die容量提升16%。
• 改善离子注入均匀性：量产中发现源漏极掺杂浓度波动（3σ=12%），使用Maptron离子注入机（Axcelis Optima）的束流扫描参数优化，结合晶圆旋转速度动态调整，将方块电阻均匀性从±8%提升至±4%，对应芯片读取速度一致性显著增强。
• 初步建立良率分析能力：协助资深工程师完成月度良率报告，学习使用YMS系统提取关键工艺参数（如刻蚀速率、退火温度），通过Excel VBA编写数据透视表，识别出CMP抛光垫磨损与金属线宽偏差的相关性，提出增加垫清洗频次的改进建议，良率季度环比提升1.2%。

12英寸晶圆厂55nm逻辑芯片铜互连工艺良率提升项目

• 公司承接某头部手机芯片厂商55nm逻辑芯片量产订单，铜互连工艺（含阻挡层/籽晶层沉积、通孔刻蚀、电镀铜填充）良率长期卡在82%，低于客户要求的90%交付标准，直接影响月度营收目标达成。我的核心职责是主导铜互连全流程工艺的问题定位、跨部门（设备、研发、质量）协同优化，目标是3个月内将良率提升至90%以上。
• 项目面临两大关键瓶颈：一是通孔底部阻挡层（Ta/TaN）与籽晶层（Cu）界面存在“剥离缺陷”，导致电镀时空洞率高达15%；二是电镀铜厚度均匀性波动大（±3σ达5%），需额外增加10%的 CMP 抛光成本修正。我通过SEM/EDS分析缺陷形貌，结合COMSOL模拟通孔内电场与铜离子扩散路径，定位到阻挡层沉积时氩气流量过高导致薄膜应力集中；同时用KLA-Tencor在线检测数据建立缺陷相关性模型，识别出籽晶层溅射功率不足是界面结合力弱的核心原因。
• 针对阻挡层剥离问题，我牵头调整磁控溅射工艺参数：将氩气流量从8sccm降至5sccm，同时提高靶材功率至3kW，降低薄膜内应力；并引入“预清洗+等离子体活化”步骤，增强阻挡层与硅衬底的粘附力，空洞率从15%降至2%以内。针对电镀均匀性，我优化了电镀液添加剂配方（增加整平剂PEG浓度从1.2g/L至1.5g/L，抑制铜离子在高电流密度区过度沉积），并通过COMSOL模拟调整阳极挡板开孔率，将电镀均匀性提升至±1.5%；同时联动设备团队校准喷镀头压力分布，进一步缩小批次间差异。此外，我还主导开发了基于机器学习的缺陷预测模型，用历史缺陷数据训练算法，提前拦截80%以上的潜在不良晶圆。
• 项目最终将铜互连良率提升至91.8%，超目标1.8个百分点，单月额外产出2.1万片合格晶圆，年降本约1260万元。我主导的“阻挡层应力控制+电镀添加剂优化”方案被纳入公司55nm铜互连量产SOP，相关专利《一种降低铜互连通孔空洞的方法》已提交受理。我个人因此获得2023年度公司“工艺突破一等奖”，并晋升为铜互连工艺模块负责人。

8英寸晶圆厂MEMS传感器浅槽隔离（STI）工艺稳定性提升项目

• 公司切入MEMS传感器代工赛道，承接某汽车传感器厂商的压力传感器订单，但其STI工艺（含氧化硅沉积、光刻、刻蚀、氧化硅填充、CMP）的线宽均匀性波动达±4nm，导致传感器 piezoresistive 膜层应力分布不均，器件灵敏度偏差超客户规格（±5%），引发批量退货。我的职责是负责STI工艺全流程的参数调试与稳定性控制，目标是6个月内将线宽均匀性压缩至±2nm以内，退货率降至1%以下。
• 项目核心难点在于：一是STI刻蚀时射频功率波动导致沟槽侧壁粗糙度超标（Ra达1.2nm），影响后续氧化硅填充；二是HDP-CVD氧化硅沉积速率不稳定，导致填充空隙率高达8%，CMP后表面平整度无法满足要求。我通过设计DOE实验，分析了刻蚀机等离子体密度与射频功率的耦合关系——当功率波动超过±50W时，刻蚀速率变化达±10%，直接导致沟槽尺寸偏差。同时，用XPS检测发现氧化硅填充空隙源于沉积时硅烷流量不足，导致薄膜致密性差。
• 针对刻蚀问题，我优化了刻蚀机射频电源的控制逻辑，引入闭环反馈系统实时调整功率，将波动控制在±20W以内，沟槽侧壁粗糙度降至Ra≤0.8nm。针对氧化硅填充，我调整HDP-CVD工艺参数：将硅烷流量从150sccm增至180sccm，同时提高沉积温度至420℃，增强薄膜致密性，空隙率降至2%以下；并联动CMP团队调整抛光垫转速与压力，将表面平整度（WIWNU）从±3nm提升至±1.2nm。此外，我还建立了STI工艺SPC监控系统，对刻蚀速率、沉积温度、抛光压力等12个关键参数进行实时预警，确保工艺稳定性。
• 项目完成后，STI线宽均匀性稳定在±1.5nm以内，器件灵敏度偏差降至±3%以内，客户退货率从12%降至0.8%，年度订单量增加35%。我编制的《STI工艺参数控制手册》成为公司MEMS代工的标准作业指导书，团队工艺调试效率提升40%。此项目也让我积累了MEMS工艺与CMOS工艺兼容的实战经验，为后续转向先进封装工艺奠定了基础。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。