负责12英寸晶圆厂55nm-28nm逻辑芯片量产线良率提升，主导光刻、刻蚀、薄膜沉积关键工序波动分析与失效根因定位，协同工艺/设备/质量团队制定改善方案，目标将量产良率从85%提升至90%+。

• 主导55nm平台新品量产良率爬坡项目，面对初期良率仅82%（目标88%）的挑战，运用SPC（统计过程控制）识别光刻工序套刻偏差异常波动（CPK=1.1→1.3），通过OPC模型二次修正结合在线SPI（扫描式电子束量测）实时监控，将套刻精度从±4nm压缩至±2.5nm；同步引入基于机器学习的缺陷分类算法（ResNet模型），筛选高风险晶圆进行针对性湿法清洗（调整NH4OH浓度从28%至32%），3个月内良率提升至87%，单月增益超120万美元。
• 针对金属层电迁移（EM）导致的良率波动（月均失效率3.2%），牵头跨部门FMEA（失效模式分析），通过FIB（聚焦离子束）制样与TEM（透射电镜）观察确认铝线晶界处空洞缺陷，结合高温加速寿命测试（150℃/1000h）验证失效机理；优化退火工艺温度曲线（420℃→450℃保温30min），使EM失效率下降65%，对应产品良率稳定在98.2%以上，季度客户退货率降低40%。
• 解决刻蚀工序均匀性偏差问题：发现腔室侧壁沉积导致边缘区域刻蚀速率偏差达15%（目标≤5%），使用OES（光学发射光谱）分析等离子体组分，调整射频功率分配（上电极1500W→1300W，下电极1200W→1800W）并缩短腔室清洁周期（80片/次→60片/次），刻蚀均匀性优化至±2.8%，支撑光刻对准精度提升（CD均匀性从±3.5nm→±2.1nm），间接推动良率增长2%。
• 搭建良率预测模型：整合CD-SEM（关键尺寸量测）、XRC（晶圆级反射率量测）量测数据，AOI（自动光学检测）缺陷分布及工艺参数（温度/压力/气体流量），运用随机森林算法训练预测模型，预测准确率达89%；通过模型提前2周预警2次潜在良率下滑（涉及光刻胶残留、刻蚀过蚀），指导工艺预防性调整，全年避免损失超500万美元。

聚焦40nm成熟制程良率维护与瓶颈突破，负责CVD（化学气相沉积）、CMP（化学机械抛光）工序异常处理，目标维持量产良率≥97%并降低缺陷密度。

• 处理40nm NAND Flash产品CMP后表面划伤问题（良率损失5%），通过AOI图像识别定位划伤集中于Pad边缘，结合扫描电镜（SEM）分析确认是抛光垫颗粒脱落导致；优化抛光垫清洗频率（每150片→每100片）并更换低硬度抛光液（硬度从7H→5H），划伤缺陷密度下降82%，良率回升至97.8%，月产能提升3000片。
• 主导CVD钨塞空洞失效改善：某批次产品电性测试发现接触电阻异常，拆片后TEM观察显示钨塞内部存在微空洞（直径0.5-2μm）；追溯工艺发现预清洗步骤射频功率不足（200W→250W）导致表面氧化层未彻底去除，调整后空洞发生率从3.1%降至0.5%，对应良率提升1.2%，年节省成本超200万元。
• 建立关键工序预警机制：针对PVD铜籽晶层厚度波动（CV值＞8%），引入在线XRF（X射线荧光）实时量测，设定±5%厚度阈值触发报警，配合调整溅射气体Ar流量（从20sccm→25sccm）稳定沉积速率，CV值优化至4.5%，支撑后续电镀均匀性提升，间接降低短路缺陷率15%。
• 协同设备团队优化干法刻蚀机腔室匹配：新导入的刻蚀机（应用材料Centura）与旧机型存在工艺偏差（刻蚀速率差异±10%），通过DOE（实验设计）验证气体比例（Cl2/BCl3从4:1→5:1）、压力（2mTorr→2.5mTorr）对速率的影响，输出匹配参数表，使新旧设备工艺一致性达95%以上，减少转线调机时间40%。

参与28nm逻辑芯片新制程导入，负责光刻-刻蚀-薄膜工艺模块整合，验证工艺窗口与良率潜力，为后续良率提升奠定基础。

• 主导28nm SRAM单元光刻工艺开发：针对密集线宽（90nm）套刻偏差问题，使用ArFi（浸没式光刻）多重曝光技术，优化掩膜版偏置（OPC修正量+0.8nm）与曝光能量（从18mJ/cm²→16mJ/cm²），使关键尺寸CD均匀性从±5nm→±2.5nm，支撑后续刻蚀对准精度提升，单元良率从75%提升至88%。
• 验证刻蚀-薄膜工艺匹配性：新导入的高k介质（HfO2）薄膜沉积后，刻蚀速率异常偏高（3000Å/min→4500Å/min），通过XPS（X射线光电子能谱）分析发现界面层（SiOx）厚度增加（0.5nm→1.2nm），调整刻蚀气体（CF4/O2从3:1→2:1）降低氧化反应速率，刻蚀选择性优化至100:1，避免过蚀导致的栅极损伤，单元良率稳定在85%以上。
• 搭建新制程良率基线：收集前3批次量产数据（共1500片），建立包含12项关键指标（CD均匀性、套刻精度、缺陷密度等）的良率分析模板，识别出光刻胶残留（占比良率损失22%）为主要瓶颈，推动涂胶显影机增加Post Exposure Bake（PEB）温度均匀性校准（±1℃→±0.5℃），残留缺陷率下降60%，为新制程量产良率达标（82%）提供保障。

12英寸FinFET先进工艺平台良率提升及满产攻关项目

• 项目背景：公司为应对AI芯片客户需求，导入12英寸FinFET工艺平台，但初期量产良率仅82%，产能利用率不足60%，核心目标是提升良率至90%+、实现设计产能12万片/月。我的职责是主导跨部门（光刻、刻蚀、薄膜、量测）工艺攻关，定位瓶颈并推动解决方案落地。
• 关键难题：FinFET鳍片侧壁粗糙度（RMS）波动达±1.2nm，导致阈值电压（Vt）偏差±0.15V；同时ASML NXT 2000i光刻机套刻精度（Overlay）稳定性不足，批次间偏移超1.5nm，严重影响良率。
• 核心行动：1）用AFM+TEM联用分析鳍片形貌，结合TCAD Sentaurus仿真，发现刻蚀工艺中Cl2/O2比例与射频功率匹配不当是粗糙度主因，调整参数将RMS控制在±0.8nm内；2）针对光刻套刻问题，引入SMASH实时监测系统，同步校准光刻机台间的晶格匹配度，优化OPC模型修正量，将Overlay偏差降至1nm以内；3）建立“鳍片形貌-Vt-良率”关联模型，每周组织跨部门数据对齐会，推动5轮工艺配方迭代。
• 项目成果：良率提升至91.8%，产能利用率达118%，年新增营收3.5亿元；主导输出的《FinFET工艺稳定性控制手册》成为公司标准，个人获2023年度“晶耀工艺突破一等奖”。

750V车规级高压MOSFET工艺优化与AEC-Q101认证项目

• 项目背景：公司布局车规级功率器件市场，现有750V高压MOSFET工艺存在击穿电压（Vbr）波动大（±10%）、高温反向偏置（HTRB）失效率高（3%）问题，无法满足AEC-Q101认证要求。我的职责是负责漂移区掺杂、栅氧化层等核心工艺设计与验证，推动产品达标量产。
• 关键难题：1）传统离子注入工艺导致漂移区掺杂浓度均匀性差（CV值＞15%），引发Vbr波动；2）常规干氧栅氧化层界面态密度高（Dit＞1e11 cm-²·eV-¹），加速器件老化失效。
• 核心行动：1）针对掺杂均匀性问题，设计DOE实验验证大束流注入（剂量1e13 cm-²）+ 快速热退火（RTA，1100℃×10s）工艺，将CV值降至8%以内；2）将栅氧化层工艺从干氧改为RTO（快速热氧化）+ 氮掺杂，降低Dit至5e10 cm-²·eV-¹，提升氧化层可靠性；3）推动供应链导入高阻硅片（电阻率＞1000Ω·cm），减少基底杂质对器件性能的影响。
• 项目成果：Vbr一致性提升至±3%，HTRB失效率降至0.15%，顺利通过AEC-Q101认证；产品量产出货后，成为公司车规级主力产品，年销售额达1.9亿元，支撑公司进入国内前三高压MOSFET供应商梯队。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。