负责12英寸晶圆厂55nm-28nm逻辑/存储混合产线的全流程良率管理，覆盖从研发转量产爬坡到稳定量产的良率分析与改善，协同工艺集成（PIE）、设备工程（EE）、失效分析（FA）团队制定并落地良率提升策略，主导关键良率瓶颈攻关及预防机制建设。

• 主导28nm逻辑产品量产爬坡阶段良率卡顿问题攻坚，通过YMS系统关联量测、测试、工艺参数数据，结合SPC发现金属层CMP后表面粗糙度异常导致良率损失12%。牵头组建跨部门小组，利用AFM定位粗糙度峰值为抛光垫老化所致，推动设备团队优化抛光垫清洗周期并引入新配方抛光液，3周内将粗糙度均方根从0.5nm降至0.3nm，良率回升至95%目标值，单月挽回晶圆损失超8000片。
• 针对存储产品良率随批次波动问题，建立基于机器学习的良率预测模型：提取200+工艺参数（含光刻对准误差、刻蚀速率偏差等CPP）与良率数据，使用Python+XGBoost训练分类模型，提前48小时识别高风险批次，异常响应效率提升70%，年度存储产品良率波动幅度从±5%压缩至±2%，客户投诉率下降40%。
• 牵头制定《关键工序良率监控SOP》，梳理光刻、刻蚀、薄膜三大核心工序的25个关键工艺参数（CPP），引入FMEA工具评估各参数偏移对良率的影响度（RPN值），推动PIE团队将其中10个高风险参数纳入实时监控（原仅5个），实现工艺波动的早期预警，量产6个月内相关工序良率稳定性（CPK≥1.33）达标率从75%提升至92%。
• 处理某批次55nm产品良率骤降事件（良率从90%跌至78%），通过OCD量测发现栅极氧化层厚度均匀性偏差达±4%（标准±2%），联合设备工程师拆解PECVD腔室，确认加热模块温控传感器故障导致膜厚波动。协调更换传感器并重新校准工艺窗口，2天内恢复膜厚均匀性至±1.5%，当月良率追回至91%，减少直接经济损失约450万元。

协助资深良率工程师开展65nm-40nm成熟制程产品的良率数据挖掘与初步改善，参与工艺异常分析、良率报告编制及改善措施落地跟踪，支撑产线良率稳定性提升。

• 参与40nm存储产品良率提升项目，使用JMP软件对量测数据（CD-SEM线宽、薄膜应力）进行DOE分析，发现清洗工艺步骤中DIW电阻率波动（18MΩ·cm→15MΩ·cm）导致颗粒缺陷率上升。追溯至纯水系统反渗透膜老化，推动设备部缩短膜更换周期至3个月（原6个月），颗粒缺陷密度从0.8个/cm²降至0.3个/cm²，良率提升2.3%。
• 搭建良率数据看板系统，基于SQL编写自动化取数脚本，整合测试机台（Teradyne J750）、量测机台（KLA-Tencor 8900）数据，实现良率、缺陷分布、关键参数偏移的实时可视化。原人工整理数据需4小时/天，优化后缩短至30分钟，团队异常响应速度提升50%。
• 协助完成光刻工序FMEA更新，针对曝光能量偏差、掩膜版缺陷等12项潜在失效模式，通过历史良率数据统计失效概率（O）与影响程度（S），计算RPN值并排序。推动工艺团队将RPN＞100的3项（如掩膜版清洁频率低）纳入重点管控，该工序良率波动标准差从1.8%降至1.1%，年度良率达标率提升15%。

参与55nm工艺平台开发阶段的良率评估，协助收集分析工艺试产数据，定位影响良率的工艺薄弱环节，为工艺优化提供数据支撑。

• 负责55nm逻辑产品试产阶段的良率数据采集与初步分析，使用Minitab进行过程能力分析（CPK），发现PECVD氮化硅薄膜厚度均匀性CPK仅1.1（目标≥1.33）。通过统计不同腔室、不同批次的工艺参数（如硅烷流量、射频功率），定位到腔室A的温度传感器校准偏差，反馈设备部调整后，该腔室薄膜均匀性CPK提升至1.4，支撑试产良率从65%提升至78%。
• 协助失效分析实验室处理良率异常样品，使用SAM（扫描声学显微镜）检测发现部分芯片存在层间空洞，进一步通过TEM（透射电镜）确认空洞源于层间介质（ILD）旋涂工艺的边缘堆积。推动工艺团队优化旋涂转速（从3000rpm→3500rpm）并增加预烘烤时间（从60s→90s），空洞缺陷率从5%降至1%，试产良率再提升3%。
• 参与编制《55nm工艺良率提升路线图》，汇总试产阶段10大良率损失项（如光刻套刻误差、离子注入偏移），提出短期（3个月内解决设备参数漂移）与长期（6个月内优化工艺窗口）改善计划，被纳入项目组正式文档，为后续量产良率达标（90%）奠定基础。

14nm FinFET车规级芯片栅极氧化层缺陷率优化项目

• 项目背景：公司承接头部车企车规级MCU的14nm FinFET工艺量产订单，核心要求栅极氧化层（SiO₂）针孔缺陷率≤1%。但试产阶段缺陷率达5%，导致晶圆良率不足80%，无法满足客户交付标准。我作为工艺开发模块核心负责人，主导缺陷根因分析与工艺优化全流程。
• 关键难题与技术方案：缺陷为纳米级针孔（＜20nm），传统SEM/EDS难以精准定位；且涉及清洗、热氧化、光刻多工序交互影响，溯源难度大。我牵头引入AFM（原子力显微镜）+FIB（聚焦离子束）截面制样组合技术，实现缺陷三维形貌表征；同时搭建SPC（统计过程控制）系统，关联12道前置工序的200+参数，锁定异常变量。
• 核心行动与创新：通过AFM-FIB分析发现，清洗工序HF溶液残留（＞10ppb）会弱化硅表面晶格，热氧化时易形成针孔。针对性优化三方面：1）调整DIW冲洗时间从30s延长至60s，引入在线电导率传感器实时监控，将HF残留降至＜1ppb；2）优化氧化炉管温场均匀性，通过调整加热棒功率分布，把炉内温差从±3℃压缩至±1℃；3）建立“清洗-氧化”工序联动模型，用随机森林算法预测残留风险，提前触发报警。
• 项目成果与价值：缺陷率降至0.25%，低于客户要求5倍；量产良率提升至92%，支撑公司拿下该客户3年1.5亿元订单。我个人主导的“多工序联动缺陷溯源方法”被纳入公司工艺标准库，获年度“工艺突破一等奖”。

28nm CMOS器件接触孔铜填充空洞率优化项目

• 项目背景：公司28nm逻辑芯片产品进入量产爬坡期，接触孔（Contact Hole）铜填充空洞率高达8%，导致器件漏电流超标，良率卡在85%无法提升。我作为工艺工程师，参与“接触孔良率提升专项”，负责沉积与填充工序的优化。
• 关键难题与技术路径：空洞根源在于钽阻挡层（Ta/TaN）与硅表面结合力不足，导致铜浆渗透不均。我用XPS（X射线光电子能谱）分析发现，阻挡层氮含量偏高（＞3%）是主因——高氮会降低铜的润湿性。需调整PVD（物理气相沉积）参数，同时改善接触孔表面预处理工艺。
• 核心行动与技术突破：1）优化PVD溅射工艺，将氩气流量从30sccm降至20sccm，溅射功率从1500W调至1200W，使阻挡层氮含量降至1.2%；2）引入Ar等离子体预处理，在接触孔侧壁形成纳米级粗糙结构，提升阻挡层附着力；3）同步调整铜电镀的添加剂配比，增强铜在细孔内的填充能力。
• 项目成果与价值：接触孔空洞率降至0.8%，器件漏电流降低40%，量产良率提升至93%；单月节省不良晶圆成本约1800万元。该项目优化方案被复制到公司同制程其他产品，累计产生年效益超5000万元，我也借此晋升为资深工艺工程师。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。