负责12英寸晶圆厂55nm逻辑产品线的良率数据监控、基础工艺异常诊断及局部模块优化，通过数据驱动的方法定位并解决影响良率的关键问题，支撑产线批次良率稳定提升。

• 基于YMS（Yield Management System）平台实时监控55nm逻辑产品12层金属互连、光刻等关键工序良率，建立分层级良率预警机制（阈值±0.5%），日均处理异常报警30+次，通过SPC（统计过程控制）分析识别光刻套刻偏差异常，联动设备工程师（PE）校准ASML光刻机双工件台对准精度，将套刻误差从1.8nm降至1.2nm，对应批次良率提升1.2%（从89.5%到90.7%）。
• 针对刻蚀工序中多晶硅栅极关键尺寸（CD）均匀性波动问题，使用SEM（扫描电子显微镜）对晶圆边缘与中心区域CD进行Mapping分析，结合工艺腔室压力、射频功率历史数据，定位到反应腔室内衬管污染导致的等离子体分布不均，推动PE执行每周额外腔室等离子体清洗（原每两周一次），CD均匀性标准差从1.5nm压缩至0.9nm，良率提升0.8%（从91.2%到92.0%）。
• 参与新掩膜版（Mask）导入的良率验证项目，主导设计4组对比实验（覆盖曝光能量、焦距偏移量），采集200+片晶圆数据，建立掩膜版初始良率基线报告，较传统验证流程缩短周期3天，保障客户流片节点按时交付。
• 协助资深工程师完成铜互连（Cu Interconnect）电迁移（EM）失效分析，通过TEM（透射电子显微镜）观察通孔界面，发现阻挡层（TaN）厚度不足导致铜扩散加速，推动工艺调整阻挡层PECVD沉积时间，EM失效率从5×10⁻⁸降低至2×10⁻⁸，间接提升长期可靠性良率0.5%。

主导12英寸28nm存储芯片（eFlash）量产线良率瓶颈突破，统筹工艺集成（PIE）、设备工程（EE）、量测（Metrology）团队解决系统性良率损失，推动良率从82%向90%跨越。

• 针对量产阶段良率停滞在82%的问题，牵头开展Root Cause Analysis（RCA），通过FIB（聚焦离子束）切片与EDS（能量色散X射线光谱）分析失效单元，定位到金属钨（W）插塞与底层氧化硅（SiO₂）界面存在高阻层（电阻率>10⁶Ω·cm），追溯至CVD（化学气相沉积）工艺硅烷（SiH₄）流量波动导致薄膜含碳量超标，联合供应商调整气体纯化器参数，良率逐步爬升至89%（3个月内提升7pct）。
• 构建良率预测模型，基于Minitab对15个工艺参数（如CMP抛光速率、ILD薄膜应力、退火温度）进行多元回归分析，筛选出5个关键因子（R²=0.85），开发实时监控看板，提前48小时预警良率波动风险，试点期间成功拦截2次批量性良率下降（预估损失减少1200万元）。
• 解决光刻胶残留（Photoresist Residue）导致的图形缺陷问题，引入KLA AOI（自动光学检测）设备，结合机器学习算法（随机森林）对缺陷进行分类（颗粒/有机物/金属污染），定位主要来源为涂胶显影机（Track）药液槽搅拌不充分，推动设备改造增加磁力搅拌器，缺陷密度从0.8个/cm²降至0.48个/cm²，对应良率提升1.5%。
• 主导完成28nm NAND Flash存储单元接触孔（Contact Hole）良率优化，通过DOE（实验设计）验证刻蚀气体（CF₄/O₂）比例、射频功率对底部形貌的影响，确定最优工艺窗口（CF₄:O₂=4:1，功率300W），接触孔电阻离散度从15%降至8%，良率提升1.2%。

统筹公司3条12英寸产线（55nm逻辑/28nm存储/14nm FinFET）良率策略制定与团队管理，推动良率持续改进（Yield Ramp）、成本优化及跨部门协同机制建设。

• 搭建跨部门良率协同平台（Yield Collaboration Portal），整合工艺、设备、量测数据（日均数据量500GB+），开发异常自动派单规则（基于工艺模块关联度），将良率异常平均解决周期从72小时缩短至36小时，支撑14nm FinFET产线快速爬坡（量产3个月良率达85%）。
• 针对14nm FinFET栅极氧化层（High-k Dielectric）完整性问题，组织PIE/EE团队开展联合攻关，通过XPS（X射线光电子能谱）分析发现氧化层界面存在固定电荷积累，优化氧化炉（Thermal Oxide Furnace）温度梯度（从10℃/min降至5℃/min）并引入N₂O预处理步骤，栅氧击穿电压从6.5V提升至7.2V，良率从78%提升至86%。
• 制定年度良率提升目标（≥3%），通过技术攻关（如14nm金属层CMP凹陷控制、28nm eFlash编程干扰抑制）与流程优化（良率数据自动化报表、失效分析标准化SOP），全年实际达成3.8%，直接节省制造成本超2000万元，获公司“年度卓越贡献奖”。
• 培养3名初级良率工程师，建立“数据驱动+机理分析”双轨培养体系，团队成员半年内独立完成28nm工艺模块良率分析项目，其中1人获季度“技术之星”称号，团队整体效能提升40%。

14nm FinFET工艺接触孔（Contact）良率提升攻关项目

• 项目背景：公司14nm FinFET工艺进入量产爬坡关键期，但接触孔良率仅82%，导致单月报废晶圆超1200片，直接拉高单芯片成本约18%；核心目标是将接触孔良率提升至90%以上，支撑产能从每月3万片向5万片扩展。我作为PIE主导跨部门（前道工艺、量测、设备工程）攻关，负责从问题定位到方案落地的全流程闭环。
• 关键难题与技术：通过SEM/EDS、TEM分层分析发现两大核心缺陷——①接触孔底部残留5-10nm厚的SiNx薄膜（来自STI工艺的侧墙残留），阻碍钨塞（W Plug）完全填充形成空洞；②CVD钨沉积时，反应副产物WFx在孔壁形成致密聚合物，加剧填充不连续。传统清洗工艺（SC-1）无法有效去除SiNx，而常规钨沉积参数未针对FinFET的高深宽比接触孔优化。
• 核心行动与创新：①优化前道清洗方案：将原有SC-1清洗替换为“DHF（1:100稀释氢氟酸）预浸+ SC-1主清洗”，利用DHF选择性腐蚀SiNx，将残留厚度控制在2nm以内；②重构CVD钨工艺：将沉积温度从450℃提升至480℃（增强钨原子热扩散能力）、腔室压力从20Torr降至15Torr（减少WFx副产物生成），并引入“WF6/H2脉冲交替注入”模式（脉冲频率10Hz），降低孔壁聚合物厚度约40%；③建立实时监控体系：用在线椭偏仪监测清洗后表面羟基含量（目标≤5nm），结合量测数据反馈调整工艺窗口，确保一致性。
• 项目成果：3个月内接触孔良率提升至93.5%，单月报废晶圆减少至150片以内，年节省制造成本约6000万元；该方案被纳入公司14nm工艺SOP，并作为“高深宽比接触孔良率优化”的标准方法推广至12nm工艺开发，支撑了公司旗舰手机芯片的量产交付。我个人因此获部门“年度良率突破奖”。

28nm逻辑芯片STI缺陷密度降低与漏电管控项目

• 项目背景：公司28nm逻辑芯片量产时，STI（浅沟槽隔离）缺陷密度高达0.8个/cm²，导致后续栅极氧化层漏电不良率超10%，客户退货率攀升至3%。我作为工艺工程师，负责STI段缺陷根因分析与工艺优化，目标是降低缺陷密度至0.3个/cm²以下，提升产品可靠性。
• 关键难题与技术：通过AFM、XPS及光学显微镜联用分析，缺陷主要为“STI CMP侵蚀”——隔离区SiO2被过度研磨，厚度从设计的300nm减薄至250nm以下，引发栅极穿通漏电。进一步排查发现，CMP浆料的SiO2研磨颗粒尺寸分布宽（10-100nm），大颗粒易造成局部过研磨；同时研磨压力过高（3.5psi）加剧了隔离区损伤。
• 核心行动与创新：①材料端优化：更换CMP浆料供应商，选用颗粒尺寸分布窄（20-50nm）的产品，大颗粒占比从8%降至1%以下；②工艺参数调整：将CMP压力从3.5psi降至2.8psi，减少机械应力对SiO2的损伤；③后处理强化：增加后清洗步骤的超声功率（从50W升至80W），采用“NH4OH+H2O2”混合液去除表面残留浆料颗粒，避免二次污染；④建立在线监测：用光谱反射仪（SR）每片晶圆检测STI厚度，设定±10nm的控制限，异常时自动触发工艺调整。
• 项目成果：6个月内STI缺陷密度降至0.22个/cm²，栅极漏电不良率降至0.8%以内，28nm产品良率提升15%；客户退货率下降80%，该工艺方案获公司年度“技术创新奖”，并应用于后续28nm低功耗衍生节点，支撑了物联网芯片的大规模出货。此项目也让我从“工艺执行”转向“问题根因分析与系统性优化”，积累了跨部门协作与标准制定的经验。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。