负责12英寸晶圆厂产线核心设备（刻蚀、PECVD、光刻）全生命周期管理，聚焦设备稳定性提升、异常根因分析及预防性维护体系优化，支撑55nm逻辑芯片量产线OEE（设备综合效率）目标达成。

• 主导解决刻蚀机（TEL Centura DPS II）高频次异常停机问题，通过FDC（故障检测与分类）系统采集射频电源、真空腔室压力等12类参数，结合XGBoost算法训练异常预测模型（准确率89%），定位为射频匹配器老化导致的功率波动；协调供应商定制陶瓷基匹配器部件，将MTBF（平均无故障时间）从45小时提升至82小时，Q3-Q4季度停机时间减少67%（约120小时）。
• 优化PECVD设备（应用材料Centura iPLASMA）工艺腔室清洁流程，针对氮化硅薄膜沉积后颗粒污染超标问题（原良率损失3.2%），引入远程等离子体源（RPS）预清洁方案，调整Ar/O2比例至1:3并延长辉光时间至45秒；配合SEM/EDS分析验证，颗粒计数从85颗/片降至12颗/片，对应批次良率提升2.8%，年节约返工成本超200万元。
• 推动光刻机（ASML NXT:2000i）光源系统预防性维护策略升级，基于历史数据建立汞灯寿命预测模型（R²=0.91），将原每200小时强制更换调整为动态阈值（220±10小时）；同步优化UV能量校准流程，年度备件成本降低41万元，同时保持曝光均匀性波动＜0.5%，满足客户CD均匀性规格（±2nm）。
• 主导新购原子层沉积（ALD）设备（ASM F-120）的厂务对接与调试，完成真空管路氦质谱检漏（泄漏率＜1e-9 mbar·L/s）、冷却水系统温度梯度校准（±0.1℃）及工艺配方转移验证；设备提前7天通过PPA（Process Performance Audit），首月产能达标率98.6%，助力产线40nm工艺验证节点提前2周完成。

负责8英寸产线刻蚀、薄膜沉积设备日常维护与性能优化，支持0.18μm功率器件量产爬坡，重点解决设备异常导致的良率波动问题。

• 解决刻蚀机（Lam 2300 Exelan）工艺腔室侧壁沉积导致的晶圆边缘缺陷问题（缺陷密度5.6个/cm²），通过SEM分析确认为CxFy聚合物残留；调整工艺气体中Cl2/O2比例至4:1并增加后等离子体清洗步骤（功率300W，时间90s），缺陷密度降至1.2个/cm²，批次良率提升1.9%（从92.3%到94.2%）。
• 参与PECVD设备（Novellus Concept One）年度大修项目，负责射频电源校准（频率13.56MHz±0.01%）、匹配网络阻抗调节（反射功率＜50W）及工艺腔室壁厚测量（误差＜0.02mm）；设备维修后沉积速率均匀性从±3%提升至±1.5%，满足客户对SiO2膜厚偏差＜1nm的规格要求。
• 搭建设备关键参数监控看板，集成PLC实时数据与MES系统，对刻蚀速率、膜厚偏差等15项指标设置三级预警（黄/橙/红）；异常响应时间从4小时缩短至30分钟，全年避免因参数漂移导致的批量报废事件12起，直接减少物料损失约80万元。

协助完成半导体设备日常点检、基础维护及简单故障排查，参与设备文档管理与新人培训，保障产线设备稳定运行。

• 执行刻蚀机、薄膜沉积设备的日/周点检，完成真空计校准（精度±1%）、射频线阻抗测试（50Ω±0.5Ω）等20+项检查；建立标准化点检表并推动部门采纳，设备因点检遗漏导致的异常停机减少55%（从月均8次降至3.6次）。
• 协助处理光刻机（Canon Stepper）物镜污染问题，使用氮气枪配合异丙醇棉签清洁，结合显微镜（500倍）确认无残留颗粒；恢复曝光精度至0.8μm，保障产线连续生产48小时无中断，避免订单交期延误风险。
• 整理设备维护手册及故障案例库，汇总常见故障代码（如E102射频匹配失败）的排查步骤与解决方案；新人培训周期从6周缩短至4周，团队独立处理简单故障的能力提升40%（从月均处理3次提升至5次）。

12英寸55nm逻辑工艺平台良率提升攻关项目

• 公司为导入头部AI芯片客户的55nm逻辑产品，新建产线初期良率仅82%，低于客户90%+的量产门槛；我的核心职责是牵头跨部门（光刻、薄膜、量测、失效分析）组建攻关小组，定位瓶颈并推动全流程优化，确保产品按时达标量产。
• 失效分析显示两大核心问题：一是铜互连层电迁移失效占比35%（根源是Ta/TaN阻挡层厚度均匀性差，±5%的波动导致局部电流密度过高）；二是光刻套刻精度波动（±1.2nm）引发栅极线宽偏差超规格（±0.3nm），影响器件性能一致性。
• 针对阻挡层问题，我主导重新设计PVD工艺参数——将Ta靶材功率从8kW提升至10kW以增强靶材溅射均匀性，同步将氩气流量从20sccm调至25sccm优化等离子体密度，最终使阻挡层厚度均匀性降至±2%以内；针对套刻问题，联动光刻团队引入机器学习算法（基于1000+片晶圆的套刻误差数据训练），修正OPC模型中的版图匹配偏差，将套刻精度压缩至±0.8nm以内；同时建立关键工序（PVD、光刻）的实时量测预警系统，设置±1%的厚度/套刻波动阈值，提前干预异常。
• 项目实施3个月后，良率逐步爬升至93.5%，超客户目标3.5个百分点，助力产品顺利通过客户的AEC-Q100认证并量产；该产线年营收新增1200万元，我因此获公司“年度技术创新奖”，相关工艺参数被纳入公司55nm逻辑平台的SOP，成为后续同类项目的基准方案。

8英寸0.18μm功率MOSFET导通电阻优化项目

• 公司主力产品0.18μm功率MOSFET的导通电阻（Rds(on)）较竞品高12%，导致客户终端电源产品效率低于预期；我的任务是聚焦前端工艺（源漏注入、退火、栅氧化），将Rds(on)降低15%以上，提升产品竞争力。
• 前期实验发现两大痛点：一是源漏区结深一致性差（±8%），导致电流路径分布不均，局部电阻偏高；二是栅氧化层击穿电压波动大（6.0-7.0V），既影响可靠性又限制器件性能发挥；我通过TCAD仿真（模拟注入能量/剂量对结深的影响）结合SIMS杂质浓度分析，定位到注入参数与退火条件的不匹配问题。
• 针对结深问题，调整源漏注入工艺——硼注入能量从120keV降至100keV（减少穿透深度偏差）、剂量从5e15/cm²增至6e15/cm²（确保杂质浓度均匀性），配合退火温度从1050℃升至1100℃、时间延长至40分钟，使结深均匀性提升至±3%以内；针对栅氧化层，优化氧化炉温场分布（通过新增3个加热探头），将温度均匀性从±3℃控制在±1℃以内，并引入椭偏仪实时监控氧化层厚度（精度±0.1nm），使击穿电压稳定在7.2V以上。
• 优化后Rds(on)较之前降低18%，超目标3个百分点，产品良率从85%提升至91%；客户因此追加20%的年度订单，该工艺方案被推广至公司所有0.18μm功率器件产品线，我主导修订的《0.18μm功率MOSFET前端工艺规范》成为团队核心技术文档，也让我从工艺执行岗成长为能独立主导专项优化的骨干工程师。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。