负责5G小基站数字基带单元（DBU）全流程FPGA逻辑设计、验证与系统集成，涵盖物理层数据通路、控制平面逻辑及PCIe/CPRI接口实现，协同算法团队完成NR SCS灵活配置的硬件映射，保障端到端时序收敛与低功耗目标

• 主导设计5G NR PDSCH/PUSCH数字信号处理链路，基于Verilog/SystemVerilog实现LDPC编解码、FFT/IFFT变换及层映射模块，采用流水线+并行架构优化吞吐量至单周期1.2Gbps，满足3GPP R16<10μs时延要求；通过ModelSim完成RTL功能仿真，结合MATLAB算法验证修复12处逻辑漏洞，仿真覆盖率从85%提升至97%
• 针对小基站低功耗需求，用Vivado Power Analysis定位CPRI接口空闲逻辑等高功耗模块，重构异步FIFO唤醒机制，将静态功耗降28%、动态功耗降19%，整机待机时间延长4小时
• 搭建Vivado HLS算法原型平台，把MATLAB SSB检测算法转为RTL，通过时序/资源约束迭代优化，资源消耗减少35%（LUT从12k降至7.8k），算法到硬件收敛周期提前2周
• 协同射频团队解决DBU与RRU IQ数据丢包问题，用SignalTap II定位CPRI 8b/10b编码对齐错误，调整弹性缓冲区深度至32字节，丢包率从0.1%降至0，保障NSA组网用户峰值速率1.4Gbps

负责NB-IoT终端数字信号处理模块设计，涵盖调制解调、信道编码及MCU-DSP接口逻辑，支撑低信噪比下通信可靠性，协同固件团队完成OTA升级功能

• 设计NB-IoT下行PDSCH解调硬件实现，基于Verilog实现GMSK解调器与维特比译码器，优化度量计算单元用LUT替代乘法器，译码延迟从5ms降至2.3ms，灵敏度提升至-108dBm，满足3GPP R13覆盖要求
• 优化MCU与DSP SPI接口逻辑，引入CRC校验与帧同步机制，数据误码率从1e-4降至1e-7，支持终端每秒处理1000条传感器数据，满足工业物联网低延迟需求
• 用Quartus Prime搭建时序分析平台，针对PSM低功耗模式优化时钟树，唤醒时间从50ms缩短至15ms，静态功耗低于10μA，符合ETSI EN 300 220标准
• 协助解决金属外壳EMC问题，调整IO口驱动能力至4mA并增加RC滤波，辐射干扰（RE）从40dBm/V/m降至25dBm/V/m，顺利通过CE认证

参与消费电子快充适配器数字电源管理模块设计，负责RTL实现、时序验证及原型调试，协同硬件团队完成AC-DC转换控制逻辑，支撑65W USB PD 3.0快充

• 设计基于PWM的数字控制环路，用Verilog实现电压电流双环反馈，结合MATLAB优化环路补偿器，输出纹波从150mV降至50mV，满足USB PD±1%电压精度
• 实现QC3.0快充协议数字握手逻辑，解析手机电压请求信号，通过状态机控制DC-DC输出，握手成功率从90%提升至99%，支持多设备兼容
• 协助搭建Artix-7 FPGA原型平台，用SignalTap II定位PWM占空比舍入误差，调整定点数精度至24位，输出电压稳定性提升至±0.5%
• 参与编写OVP/OCP/SCP测试用例，覆盖率98%，保障适配器通过UL 62368-1安全认证

5G Sub-6GHz低功耗小基站射频前端模块开发与量产优化

• 项目背景：随着5G网络深度覆盖需求增长，传统小基站因射频前端功耗过高（普遍≥18W）限制了运营商室内批量部署。核心目标是为运营商定制支持n41/n78频段的低功耗射频前端模块，要求功耗≤15W、效率≥35%、量产良率≥90%；我的职责是主导模块射频链路设计、仿真验证及量产导入全流程。
• 关键难题：一是Sub-6GHz GaN功放的效率瓶颈，传统AB类功放效率仅30%，无法满足低功耗要求；二是多通道PA的一致性问题，量产中通道间功率偏差达±1.5dB，导致整机杂散超标；三是高频段（n78）下射频走线的插损与隔离矛盾，S21损耗超-0.8dB影响信号质量。
• 核心行动：1. 针对功放效率，基于ADS仿真平台优化Doherty结构负载牵引，选用Cree CGH40010 GaN HEMT器件，调整输入输出匹配网络为π型+串联枝节，将效率提升至38%；2. 针对一致性，设计基于FPGA的自动校准算法，通过实时监测各通道增益误差并调整偏置电压，将功率偏差控制在±0.3dB内；3. 针对高频插损，采用罗杰斯RO4350B板材设计微带线，增加接地过孔密度至每波长2个，同时优化层叠结构（从4层增至6层），将S21损耗降至-0.5dB以内；4. 引入SPC统计过程控制，对PA管芯的栅极电压、封装应力等12个关键参数进行实时监控，确保量产一致性。
• 项目成果：1. 模块最终功耗降至12.8W，效率达39.5%，超额完成目标；2. 量产良率从初期85%提升至96.2%，单批次一致性偏差≤±0.2dB；3. 支撑公司在2022年Q4获取10个省份运营商的小基站集采订单，累计出货2.1万台；4. 本人主导的“Doherty功放+自动校准”方案被纳入公司5G射频模块标准设计规范，个人获评当年“技术突破一等奖”。

IoT Cat.1bis双模通信模块硬件平台研发与规模应用

• 项目背景：2019年Cat.1网络商用后，市场对低成本、低功耗的双模（LTE-M/NB-IoT）模块需求激增，但现有方案存在功耗高（待机≥5mA）、EMC兼容性差（辐射超标10dB）、批量返修率达8%等问题。我的目标是主导开发一款满足3GPP Rel.13标准的Cat.1bis模块，实现待机≤2mA、辐射≤30dBm/100MHz、量产良率≥95%。
• 关键难题：一是基带芯片（紫光展锐春藤5820）与射频芯片（Qorvo QM450xx）的邻频干扰，导致接收灵敏度下降2dB；二是ESD防护不足，USB接口在±8kV接触放电时频繁失效；三是电源管理芯片的纹波过大（≥150mV），影响模块待机电流稳定性。
• 核心行动：1. 针对干扰问题，用Cadence Allegro重新设计PCB层叠（调整为6层“信号-地-电源-信号-地-信号”结构），将射频PA与基带CPU隔离≥10mm，射频走线下方铺完整地平面，同时增加铁氧体磁珠隔离电源端，使接收灵敏度恢复至-102dBm（符合标准）；2. 针对ESD，选用TI TPD2E009 TVS阵列芯片，将USB接口的ESD防护等级提升至±15kV接触放电，并在PCB布局时增加放电间隙至0.5mm；3. 针对纹波，替换为ADI ADP5050电源管理芯片，优化输出滤波电容为10μF陶瓷电容+100nF钽电容组合，将纹波降至80mV以内，待机电流从5.2mA降至1.8mA。
• 项目成果：1. 模块实现待机1.8mA、辐射28dBm/100MHz，完全满足运营商招标要求；2. 量产良率从82%提升至97.5%，单模块成本下降15%（从35元降至30元）；3. 模块累计出货120万片，广泛应用于智能电表（占比45%）、共享充电桩（占比30%）等场景；4. 本人设计的“分层隔离+TVS阵列”EMC方案成为公司IoT模块的标准防护规范，推动部门年度营收增长22%。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。