负责工业物联网基站主板的PCB Layout全流程设计，覆盖需求分析、SI/PI仿真协同、Layout实现至量产验证，聚焦信号完整性、电源完整性及EMC合规性落地，支撑基站设备的高可靠运行与认证通过

• 主导4G/5G工业物联网基站主板（4层~6层）的Layout设计，基于Altium Designer 23平台，结合SI理论完成USB3.0（90Ω差分阻抗）、PCIe 3.0（100Ω差分阻抗）走线的阻抗控制，通过调整线宽（从8mil缩至7mil）、间距（从4mil扩至5mil）及下方地平面完整性，解决高速信号串扰问题——原眼图模板裕度仅25%，优化后提升至65%，一次性通过Keysight SI仿真验证
• 重点优化基站射频模块（2.4G Wi-Fi+蓝牙Combo）的Layout布局，基于HFSS仿真调整天线匹配电路（将L型匹配网络改为π型，加入10pF瓷片电容），使天线插入损耗从-3.5dB降至-1.7dB；同时采用微带线+接地屏蔽罩设计，将射频前端与数字电路的隔离度从12dB提升至29dB，满足FCC Part 15C及CE-RED认证的EMC要求
• 协同硬件研发团队解决DC-DC电源模块的热设计痛点，通过增加电源芯片下方铜皮面积（从700mm²扩展至1400mm²）、优化过孔阵列密度（从8个/in²提升至22个/in²），结合ANSYS Icepak仿真验证，将电源芯片结温从88℃降至58℃，确保基站设备在55℃高温环境下连续运行72小时无降频
• 推动Layout设计标准化，梳理工业物联网基站高频/电源/射频模块的核心规则，建立包含“差分对间距≤3W”“电源平面叠层优先选择信号层邻近平面”“射频走线下方保留完整地平面”等15项规则的《基站PCB Layout规范库》，后续项目Layout设计周期缩短22%（从6.2周降至4.8周），重复返工率下降38%

负责消费级物联网设备（智能网关、低功耗传感器节点）的PCB Layout设计，平衡成本控制、量产良率与信号/电源性能，推动设计标准化以降低后续项目重复投入

• 主导86型智能物联网网关（2层~4层）的Layout设计，基于Cadence Allegro 17.4平台采用“核心器件居中+高速走线分层”策略，将网口变压器与RJ45连接器间距从18mm缩短至9mm，减少高频信号传输损耗——原插入损耗为-1.8dB，优化后降至-0.7dB；同时将4层板简化为2层板，单块PCB成本降低15元，年节约成本超20万元
• 优化低功耗蓝牙传感器节点的电池仓设计，结合ANSYS Icepak仿真调整电池引脚走线（采用0.5mm宽traces，电阻从0.6Ω降至0.18Ω），并在电池负极附近增加覆铜面积（从120mm²扩至250mm²），使传感器待机电流从1.5μA降至0.7μA，续航时间从16个月延长至26个月，提升终端用户体验
• 协同PCB代工厂解决量产中的过孔塞孔不良问题，原不良率达18%，通过优化沉铜工艺参数（将化学镍金时间从7分钟延长至11分钟）、调整塞孔树脂粘度（从250cps提升至320cps），不良率降至2.5%以内，量产良率提升15%，支撑订单交付率从85%升至98%
• 搭建消费级设备Layout元件库，包含常用电阻/电容/电感的0402/0603/0805封装及BOM匹配表，新器件Layout适配时间从2.5天缩短至1.2天，设计效率提升52%

协助资深工程师完成工业控制板、传感器模块的Layout设计，学习SI/PI基础理论与Layout工具操作，负责简单模块布局、布线及DRC检查，支撑量产问题定位与解决

• 协助完成PLC工业控制板（4层）的Layout设计，负责数字IO模块的走线——采用双绞线+地平面隔离方式，减少数字噪声对模拟量采集的干扰，模拟信号信噪比从38dB提升至56dB；同时完成DRC检查，发现并修正15处线间距不足（<4mil）问题，确保符合IPC-2221 Class B标准
• 优化工业控制板的CPU电源走线，将原本集中式供电改为星型供电，分开CPU内核电源与外设I/O电源走线，减少电源耦合噪声——原电源纹波为45mV，优化后降至22mV，首次通过SI仿真验证，避免后续样机调试中的信号异常
• 整理常用元件Layout封装库，包含电阻/电容/电感的0603封装及常用接口（RS485、CAN）的标准化走线模板，元件调用时间从12分钟/个缩短至7分钟/个，提升团队设计效率
• 协助解决生产中的短路问题，原不良率为6%，通过检查PCB Gerber文件发现相邻过孔间距过小（0.18mm），将间距扩大至0.3mm后，短路不良率降至0.8%以内，减少批量报废损失约8万元

5G NR小基站AAU PCB高速链路SI/PI协同优化项目

• 项目背景：公司承接运营商5G NR小基站AAU（有源天线单元）产品开发，早期样机在2.6GHz频段测试时误码率超标（达10^-3），无法满足3GPP 10^-12的可靠性要求，导致量产延迟。我的核心职责是主导PCB高速链路SI（信号完整性）与PI（电源完整性）协同优化，解决高频性能瓶颈，支撑产品达标量产。
• 关键难题：多芯片高速接口（PCIe 4.0×16、10G SerDes）存在严重串扰与阻抗不连续；电源平面因8层堆叠导致谐振，PI噪声超过±50mV；传统2D仿真无法准确预测3D电磁耦合效应，难以定位根因。
• 核心行动：①基于HFSS建立3D全波电磁模型，仿真分析SerDes差分对的近端串扰（NEXT）与远端串扰（FEXT），定位出2处叠层过渡处的阻抗突变点（从100Ω跳变至120Ω）；②依据IPC-2141A标准重构PCB叠层（从8层增至10层），将核心电源平面拆分为“主电源+辅助电源”网格状子平面，减少电源谐振；③针对PCIe 4.0信号，设计“guard ring+地过孔阵列”屏蔽结构，每100mil设置1组地过孔，降低串扰至-40dB以下。
• 项目成果：误码率降至10^-12以下，完全满足3GPP标准；量产良率从75%提升至92%，单台调试成本降低15%（约80元/台）；项目支撑公司拿下3个运营商批量订单，合计金额超2000万元，成为公司5G小基站产品的核心竞争力案例。

工业物联网网关多芯片模块高密布局与热管理项目

• 项目背景：公司为工业客户开发物联网网关，需集成ARM Cortex-A72 CPU、Xilinx Artix-7 FPGA、4G LTE模块及千兆以太网PHY，要求PCB尺寸≤100mm×80mm。早期布局导致FPGA核心温度达92℃（超过工业级85℃上限），且信号串扰引发以太网丢包率超1%，影响产品稳定性。我的职责是主导高密布局优化与热设计，平衡空间、性能与可靠性。
• 关键难题：多热源（FPGA功耗12W、CPU功耗8W）集中导致局部热岛效应；小空间内高速信号与电源走线交叉干扰；传统风冷设计受限于网关金属外壳的结构约束。
• 核心行动：①采用ANSYS Icepak进行热仿真，调整芯片布局——将FPGA置于进风口正下方，CPU相邻布置，中间留出2mm散热通道，优化气流路径；②设计“铜皮散热层+导热胶垫”组合方案：在FPGA底部铺2oz铜皮并打25个/cm²的散热过孔，连接至外壳散热片，导热胶垫将热量传递至金属屏蔽罩，增强散热效率；③优化信号走线：以太网PHY差分对采用“地包围”结构，与电源走线保持≥3W间距，降低串扰至-35dB以下。
• 项目成果：FPGA最高温度降至78℃，CPU降至72℃，满足工业级温度要求；PCB体积缩小18%（至82mm×70mm），适配客户紧凑安装需求；量产良率从82%提升至95%，客户现场投诉率降低40%；项目成为公司工业物联网产品线的标杆案例，支撑后续3款同类产品的快速迭代，缩短研发周期20%。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。