负责5nm/3nm先进制程数字芯片物理实现流程中时序收敛与寄生参数提取工具的核心模块开发，支撑AI/GPU等高性能芯片的多轮设计迭代与流片签核。

• 主导开发基于OpenLANE开源框架的时序收敛加速引擎，通过Tcl/Tk与Python混合编程构建自动化调优管道，集成XGBoost机器学习模型预测关键路径延迟分布，结合FinFET工艺下的多图案光刻效应修正时序库，将5nm芯片从布局到时序收敛的全流程耗时从72小时压缩至48小时，支撑3款7nm AI训练芯片一次性通过时序签核，客户流片良率提升12%。
• 牵头优化寄生参数提取工具（PEX）的精度与效率，针对3nm工艺下的硅通孔（TSV）耦合效应，设计基于区域分解法的局部场求解器（Local Field Solver），在Calibre平台验证下将提取误差率从1.2%降至0.5%，同时通过OpenMP并行化计算将百万级节点提取时间缩短40%，支撑某旗舰SoC芯片在签核阶段的RC寄生参数返工次数清零。
• 参与PDK验证工具链开发，负责SPICE模型与版图规则（LVS/DRC）的接口适配，编写自动化测试脚本覆盖1000+工艺角场景，通过对比HSPICE与自定义求解器的输出差异定位模型失配点，修复23处晶体管级模型参数偏差，将PDK导入工具的错误拦截率从75%提升至95%，缩短新制程工具适配周期2周。
• 设计数字后端流程的异常检测模块，基于LSTM神经网络分析布局布线（P&R）过程中的时序违例、拥塞指数等多维指标，提前72小时预警高风险设计场景，帮助设计团队规避5次因局部拥塞导致的流片延期，该模块被纳入公司核心工具链的标准质检环节。

参与28nm-14nm中端物理实现工具的功能迭代，聚焦布局布线（P&R）模块的基础算法优化与场景适配，支撑消费电子类芯片的快速设计收敛。

• 负责布局器中的电源网络优化模块开发，采用C++实现基于网格的电流密度分析算法，结合Cadence Innovus平台的网表解析接口，动态调整电源环宽度与过孔密度，使14nm MCU芯片的电源IR压降从150mV降至127mV，一次性通过电源完整性检查，客户设计迭代次数减少3次。
• 优化全局路由器的绕线策略，针对高扇出时钟网络，引入改进型A*算法结合拥塞热力图引导路径搜索，减少绕线拥塞区域面积30%，路由完成率从95%提升至98.5%，支撑某TWS耳机主控芯片的布线周期从10天缩短至7天。
• 开发DRC/LVS辅助验证脚本，基于Python调用IC Validator API，自动化生成120类定制化检查规则（如金属层间距、通孔堆叠），替代人工逐条配置，将版图工程师的检查时间从每周8小时压缩至2小时，关键规则漏检率从8%降至1.5%。
• 参与FinFET工艺下的天线效应修复工具原型开发，通过分析等离子体刻蚀中的电荷积累模型，设计基于电荷转移路径的自动修复策略，在14nm测试芯片中修复92%的天线违例，修复效率较人工操作提升5倍。

协助开展数字芯片物理实现底层算法研究，聚焦布局布线优化与寄生参数计算，为正式工具开发提供理论与原型支撑。

• 研究基于机器学习的绕线拥塞预测模型，采集10万+实际芯片版图的线网长度、逻辑层级等特征数据，训练XGBoost分类器预测高拥塞区域，准确率达89%，相关成果被应用于后续路由器的动态资源分配策略，提升工具对复杂设计的预判能力。
• 实现FinFET工艺下的寄生电容快速计算算法，基于矩量法（MoM）简化三维电场积分方程，将百万节点的寄生电容计算时间从传统有限元法的2小时缩短至24分钟，误差控制在2%以内，为寄生参数提取工具的原型验证提供核心算力支持。
• 参与开源EDA工具Qflow的布局模块优化，修复20+处边界条件错误（如跨模块线网连接异常），提交15次代码合并请求，其中8次被社区采纳，使工具对小规模逻辑电路的布局效率提升18%，获研究所“优秀实习生”称号。
• 搭建FinFET工艺参数提取测试平台，通过Python脚本自动化调用Sentaurus TCAD工具生成器件结构，对比不同掺杂浓度下的寄生电阻/电容实测值与仿真值，输出3份工艺-模型匹配分析报告，为PDK模型的校准提供数据依据。

先进制程（5nm及以下）多物理场耦合仿真工具开发项目

• 项目背景：随着芯片制程向5nm及以下推进，异质集成（如CoWoS、InFO）带来的电热-应力强耦合效应严重制约芯片性能与可靠性，头部晶圆厂亟需一款能精准预测多物理场交互的仿真工具。项目目标：开发支持先进工艺的多物理场耦合仿真引擎，实现电热-应力耦合的快速精准模拟，支撑先进封装设计。我的职责：主导电热-应力耦合子系统的架构设计与核心算法实现，对接客户需求并验证仿真结果。
• 关键难题：传统有限元工具处理TSV阵列、微凸点等异质结构时，存在网格划分粗细不均导致的收敛慢（单case需72小时以上）、多物理场耦合误差大（温度预测误差超5%）等问题；且现有算法无法适配5nm工艺下的量子隧穿等新物理机制。
• 核心行动与创新：1. 提出“分层弱耦合+动态精度修正”策略，将强耦合问题拆解为电热层（快速求解温度）与应力层（基于温度修正应力），降低计算复杂度；2. 设计基于GAN的非结构化网格质量预测模型，提前优化易发散网格，将网格划分时间缩短60%；3. 引入MPI+OpenMP混合并行框架，实现耦合方程分布式求解，提升效率。
• 项目成果：1. 电热-应力仿真精度较主流工具提升30%（温度误差≤2%，应力误差≤1.5%）；2. 单case计算时间从72小时缩至43小时（降幅40%）；3. 支持3家晶圆厂5nm CoWoS封装设计，解决TSV热膨胀导致的信号完整性问题；4. 项目获公司年度技术创新一等奖，我晋升为高级工程师，负责后续版本迭代。

面向AI芯片的高扇出时钟网络时序分析工具优化项目

• 项目背景：AI芯片（GPU、TPU）的高扇出时钟网络（H树、Mesh）因寄生参数复杂、多模式多角落（MMMC）需求多，传统工具常出现时序收敛困难、分析时间长，无法满足高带宽低延迟设计要求。项目目标：优化时序分析模块的寄生提取与时序计算效率，提升高扇出网络的分析精度与速度。我的职责：负责寄生参数提取算法优化与MMMC并行框架实现，配合前端完成功能集成。
• 关键难题：1. 高扇出网络百万级节点的寄生提取耗时久（单网络12小时以上）且误差大（时序偏差超8%）；2. MMMC分析需遍历数十种工艺角，串行计算效率极低，无法支撑快速迭代。
• 核心行动与创新：1. 采用基于模型的寄生参数提取（MBPE）+随机森林机器学习，构建代理模型预测未提取节点寄生值，将提取时间缩至4.5小时；2. 设计并行MMMC框架，将不同场景任务分配至分布式集群，实现任务级并行；3. 优化符号化时序弧计算，减少重复计算量。
• 项目成果：1. 时序分析误差从8%降至3%以内，满足客户精度要求；2. MMMC分析时间从24小时缩至11小时（降幅54%），支持客户每周2次设计迭代；3. 工具应用于2家AI芯片公司流片项目，解决时钟skew过大导致的性能瓶颈；4. 我获部门优秀员工，后续参与更多AI芯片工具开发。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。