负责数字芯片全流程EDA工具前端逻辑综合模块的核心开发与性能优化，覆盖RTL到门级网表转换、时序约束处理及大规模设计适配，支撑先进制程（5nm/3nm）芯片的高效设计流片。

• 主导设计基于多目标优化的逻辑综合算法框架，针对超大规模SoC设计（>10亿门级）的时序收敛瓶颈，引入动态权重分配策略，将综合阶段关键路径延迟降低18%，工具运行时间从48小时压缩至28小时，已在3个旗舰芯片项目中验证落地。
• 解决复杂设计中的跨时钟域（CDC）同步问题，通过开发基于形式验证的CDC错误检测插件，集成至综合流程前端，将CDC违规漏检率从7%降至0.3%，减少后续验证阶段60%的返工成本。
• 优化时序约束自动生成引擎，结合机器学习模型（XGBoost）学习历史设计模式，约束生成准确率从82%提升至95%，支撑客户完成车规级MCU芯片的一次性时序收敛。
• 推动工具与PDK（工艺设计套件）的深度适配，主导完成TSMC N3E工艺节点的寄生参数（SPICE）模型集成，解决FinFET结构下的互连线延迟偏差问题，仿真结果与流片测试数据误差率控制在2%以内。

参与模拟及数模混合信号芯片EDA工具后端物理实现模块开发，聚焦布局布线（Routing）、寄生参数提取（PEX）及电迁移（EM）分析，支撑高可靠性电源管理IC（PMIC）与射频前端芯片设计。

• 开发基于Cadence Innovus平台的混合信号布局算法，针对高密度数模混合区域（如ADC/DAC模块），引入区域隔离约束与动态密度调整策略，将布线拥塞率从35%降至12%，设计周期缩短25%。
• 解决多电压域（Multi-VDD）设计的IR-drop问题，提出分层电压调节的布线优先级模型，在12层金属层工艺下，关键路径IR-drop峰值从150mV降至80mV，满足芯片可靠性规范。
• 优化寄生参数提取（FastCap）引擎，针对高频射频电路（>28GHz）的互连线寄生效应，增加传输线模型（TL）修正项，提取精度提升至98%（原92%），助力客户完成5G射频开关芯片的S参数仿真验证。
• 构建自动化EM检查插件，集成至布局布线流程，通过电流密度阈值动态预警与局部重布线策略，将EM违规率从11%降至2%，减少流片后因电迁移导致的失效风险。

协助完成数字设计EDA工具基础模块开发与测试，覆盖单元库特征化、形式验证及设计规则检查（DRC），支撑成熟制程（28nm/14nm）芯片的基础流程验证。

• 构建标准单元库Liberty NCX特征化数据库，完成120+逻辑单元的时序（setup/hold）、功耗（动态/静态）及噪声模型提取，数据完整度达99.5%，通过Foundry认证并应用于3个消费电子芯片设计。
• 开发形式验证辅助脚本（Python+Sdc），优化RTL与门级网表的功能等价性检查流程，将单模块验证时间从6小时缩短至1.5小时，累计发现并修复逻辑不一致问题47例。
• 参与DRC/LVS工具测试用例设计，针对金属层间距（Metal Spacing）、过孔密度（Via Density）等关键规则，编写200+测试向量，定位工具误报问题13项，推动工具版本迭代至V2.3。
• 支持客户设计流程培训，整理《数字芯片EDA工具基础操作指南》，覆盖从综合约束到版图检查的全环节，被纳入公司内部新人培训教材。

先进制程Chiplet异构集成EDA协同验证工具开发

• 项目背景：先进制程（7nm及以下）流片成本突破数千万美元，Chiplet异构集成成为降低设计风险的核心路径，但现有EDA工具缺乏跨die的多工艺节点协同验证能力——客户需手动拼接不同foundry的模型数据，设计周期延长20%以上，跨die信号/电源完整性错误率高达15%。我的总体职责是主导工具整体架构设计、关键模块开发及5人团队协调，目标打造支持TSMC N7/SMIC 14nm工艺、兼容OpenAccess标准的Chiplet协同验证平台，解决“跨die验证难”痛点。
• 关键难题与技术：1）多工艺节点模型异构——不同foundry的GDSII/LEF/DEF库格式、参数（如阈值电压、寄生电容）差异大，无法直接用于跨die仿真；2）SI/PI联合仿真效率低——传统串行仿真需21天，无法满足客户快速tape-out需求；3）主流工具兼容性——需与Cadence Innovus、Synopsys IC Compiler II实现设计数据双向同步，避免手动导出误差。
• 核心行动与创新：1）基于OpenAccess构建统一模型框架，定义跨工艺参数映射规则（如通过线性插值算法对齐不同foundry的寄生参数），解决模型异构问题；2）引入MPI分布式仿真引擎，将SI/PI分析拆解为die内串行、die间并行任务，仿真效率提升3倍；3）开发Tcl脚本适配层与OpenAPI接口，实现与主流工具设计数据库的实时同步，数据一致性从90%提升至99%；4）带领团队用正则化线性回归校准模型参数，将跨工艺模型转换准确率从85%提升至98%。
• 量化成果与价值：工具发布后支撑12个客户的7nm/14nm Chiplet项目，协同验证周期从21天缩短至7天，跨die错误率降低65%；为公司带来年营收增量3000万+，占据国内Chiplet EDA工具市场15%份额；申请2项发明专利（“跨工艺节点Chiplet模型统一表征方法”“基于MPI的Chiplet SI/PI联合仿真系统”），发表1篇ISSCC论文《面向先进封装的EDA协同验证工具设计》。

数字芯片后端时序收敛自动化优化工具开发

• 项目背景：公司AI推理芯片后端设计中，时序收敛依赖人工调整缓冲器/反相器，耗时占比达40%，且易因局部最优导致反复迭代（平均需3轮修改）。我的职责是负责时序收敛工具的核心算法模块开发，目标提升收敛自动化率与速度，缩短客户设计周期。
• 关键难题与技术：1）时序违反排序不准——传统启发式算法仅看slack值，忽略路径关联性，关键路径常被延后处理；2）寄生参数反馈慢——布局布线后提取寄生参数需15分钟，无法支撑实时优化；3）复杂时钟网络处理弱——多时钟域、时钟门控场景下，缓冲器插入策略失效，时钟skew超标率达10%。
• 核心行动与创新：1）基于随机森林开发时序违反分类模型，输入slack、fanout、逻辑层级等12维特征，优先级排序准确率从70%提升至92%；2）设计实时寄生参数缓存机制，预提取常用单元寄生参数，反馈时间从15分钟缩至1分钟；3）用最短路径树算法（图论）开发时钟网络优化引擎，针对性调整缓冲器位置，解决多时钟域skew问题。
• 量化成果与价值：工具集成至公司后端流程后，时序收敛时间从120小时缩至60小时，自动化率从55%升至85%；应用于10+个AI芯片项目，芯片良率提升8%，客户设计周期缩短30%；获公司年度“技术创新奖”，后续升级为产品模块，支撑公司数字芯片业务规模化交付。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。