负责28nm及以下先进制程数字芯片后端布局布线（P&R）工具核心模块开发，聚焦路由引擎性能优化、物理验证接口适配及多工具协同流程搭建，支撑客户完成AI芯片、高性能计算芯片的流片验证。

• 主导设计基于OpenAccess数据库的四层金属互连路由引擎，针对高扇出网络拥塞问题，提出混合路由策略（全局规划+局部细化），结合Tcl脚本开发动态拥塞评估插件，将16核处理器上的布线完成时间从45分钟缩短至28分钟（提升37.8%），支撑某头部AI芯片客户完成7nm工艺首次流片前的布局布线验证。
• 优化物理验证（DRC/LVS）与布局布线的协同接口，通过重构OpenAccess数据同步机制，解决传统工具因中间文件传输导致的验证延迟问题，将版图修改后DRC重新检查耗时从2小时压缩至25分钟，客户设计迭代周期缩短20%。
• 开发基于机器学习的绕线障碍预测模型，利用XGBoost算法训练历史拥塞数据，提前标记高风险区域并调整路由优先级，使关键信号（如时钟树、高速接口）的完整性违规率从12%降至4%，助力客户芯片良率提升8%。
• 牵头完成P&R工具与第三方寄生参数提取工具（如StarRC）的API对接，制定标准化数据交互协议，实现时序收敛流程中寄生参数的实时反馈，将典型SoC设计的时序收敛次数从平均7次减少至4次。

承担数字芯片时序分析工具（STA）核心算法开发，重点突破跨时钟域（CDC）路径检测、多电压域时序建模及低功耗场景下的时序收敛优化，支持消费电子、物联网芯片的时序验证需求。

• 重构CDC路径检测引擎的关键算法，引入基于图论的等价类划分方法，解决传统工具因异步FIFO、门控时钟导致的漏检问题，将复杂SoC设计中的CDC路径识别准确率从92%提升至99.3%，客户设计评审效率提高40%。
• 开发多电压域时序建模模块，支持动态电压调节（DVS）场景下的时序库文件自动生成，通过Tcl脚本集成SPICE仿真数据，实现不同电压下延迟参数的快速插值计算，使低功耗模式切换时的时序违例检出时间从1.5小时缩短至18分钟。
• 优化时序报告生成逻辑，基于Perl正则表达式与XML解析技术，定制化客户需求的关键路径筛选规则（如建立时间余量<5%的路径），将百万门级设计的报告生成时间从30分钟压缩至5分钟，客户工程师定位问题的效率提升70%。
• 参与制定工具与前端设计工具（如Design Compiler）的时序约束（SDC）一致性校验流程，开发12类约束冲突检测规则，避免因约束错误导致的反复迭代，客户流片前的约束问题返工率下降65%。

协助完成物理验证（DRC/LVS）工具的基础功能开发与测试，参与规则文件（Techfile/DrcRule）的解析器开发及典型工艺节点的验证流程调优，积累EDA工具底层开发与半导体工艺知识。

• 开发DRC规则文件的XML解析模块，支持GDSII层定义、间距/宽度约束的自动提取，解决人工配置规则易出错的问题，规则加载成功率从85%提升至98%，被纳入公司基础组件库复用。
• 参与14nm工艺LVS验证流程调试，通过对比SPICE网表与版图提取网表的差异，定位并修复3类晶体管级匹配错误（如多指晶体管的源漏极连接关系），使LVS匹配率从95%提升至99.5%，支撑客户完成首款14nm芯片的物理验证。
• 优化版图匹配算法的缓存机制，针对重复单元（如SRAM宏）采用哈希值预计算，将LVS运行时间从4小时缩短至2.5小时，获部门季度技术创新奖。

先进制程（5nm及以下）多物理场耦合仿真工具开发项目

• 项目背景：随着芯片制程向5nm及以下推进，异质集成（如CoWoS、InFO）带来的电热-应力强耦合效应严重制约芯片性能与可靠性，头部晶圆厂亟需一款能精准预测多物理场交互的仿真工具。项目目标：开发支持先进工艺的多物理场耦合仿真引擎，实现电热-应力耦合的快速精准模拟，支撑先进封装设计。我的职责：主导电热-应力耦合子系统的架构设计与核心算法实现，对接客户需求并验证仿真结果。
• 关键难题：传统有限元工具处理TSV阵列、微凸点等异质结构时，存在网格划分粗细不均导致的收敛慢（单case需72小时以上）、多物理场耦合误差大（温度预测误差超5%）等问题；且现有算法无法适配5nm工艺下的量子隧穿等新物理机制。
• 核心行动与创新：1. 提出“分层弱耦合+动态精度修正”策略，将强耦合问题拆解为电热层（快速求解温度）与应力层（基于温度修正应力），降低计算复杂度；2. 设计基于GAN的非结构化网格质量预测模型，提前优化易发散网格，将网格划分时间缩短60%；3. 引入MPI+OpenMP混合并行框架，实现耦合方程分布式求解，提升效率。
• 项目成果：1. 电热-应力仿真精度较主流工具提升30%（温度误差≤2%，应力误差≤1.5%）；2. 单case计算时间从72小时缩至43小时（降幅40%）；3. 支持3家晶圆厂5nm CoWoS封装设计，解决TSV热膨胀导致的信号完整性问题；4. 项目获公司年度技术创新一等奖，我晋升为高级工程师，负责后续版本迭代。

面向AI芯片的高扇出时钟网络时序分析工具优化项目

• 项目背景：AI芯片（GPU、TPU）的高扇出时钟网络（H树、Mesh）因寄生参数复杂、多模式多角落（MMMC）需求多，传统工具常出现时序收敛困难、分析时间长，无法满足高带宽低延迟设计要求。项目目标：优化时序分析模块的寄生提取与时序计算效率，提升高扇出网络的分析精度与速度。我的职责：负责寄生参数提取算法优化与MMMC并行框架实现，配合前端完成功能集成。
• 关键难题：1. 高扇出网络百万级节点的寄生提取耗时久（单网络12小时以上）且误差大（时序偏差超8%）；2. MMMC分析需遍历数十种工艺角，串行计算效率极低，无法支撑快速迭代。
• 核心行动与创新：1. 采用基于模型的寄生参数提取（MBPE）+随机森林机器学习，构建代理模型预测未提取节点寄生值，将提取时间缩至4.5小时；2. 设计并行MMMC框架，将不同场景任务分配至分布式集群，实现任务级并行；3. 优化符号化时序弧计算，减少重复计算量。
• 项目成果：1. 时序分析误差从8%降至3%以内，满足客户精度要求；2. MMMC分析时间从24小时缩至11小时（降幅54%），支持客户每周2次设计迭代；3. 工具应用于2家AI芯片公司流片项目，解决时钟skew过大导致的性能瓶颈；4. 我获部门优秀员工，后续参与更多AI芯片工具开发。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。