负责7nm及以下先进制程客户芯片项目的EDA工具全流程应用支持，聚焦数字前端设计与后端实现，解决工具适配、流程瓶颈及性能优化问题，推动客户设计效率与良率提升。

• 主导某头部AI芯片客户7nm SoC数字后端实现项目，基于Synopsys IC Compiler II与PrimeTime，针对时钟树延迟超标（原320ps→目标250ps）问题，创新采用动态电压域划分与时钟缓冲器分层分配策略，结合自定义Tcl脚本优化绕线规则，最终时序收敛周期从8周缩短至5周，芯片工作频率从2.0GHz提升至2.4GHz，助力客户一次性流片成功。
• 为自动驾驶芯片客户解决形式验证效率瓶颈，基于Cadence JasperGold，分析其千万门级控制逻辑验证场景，通过定制断言库（新增300+关键功能断言）与分层验证策略（将顶层验证拆解为5个功能子模块并行验证），将原本需12周的等价性检查压缩至7周，验证覆盖率从92%提升至98.5%，支撑客户提前进入流片阶段。
• 针对客户高频反馈的版图规则检查（DRC）人工排查耗时问题，自主开发Python脚本集成Mentor Calibre API，实现DRC错误自动分类（分为金属层间距、通孔密度等6大类）与优先级标记，将单轮DRC检查的人工分析时间从3天缩短至8小时，客户设计迭代效率提升60%。
• 建立客户需求-工具特性映射机制，梳理20+典型设计场景（如低功耗多电压域、高速SerDes接口）的工具配置模板，覆盖Synopsys/Cadence主流工具链，客户首次工具调通时间从2周缩短至3天，年度客户满意度评分从4.2提升至4.8（满分5分）。

协助资深工程师完成客户工具应用问题排查，参与先进制程PDK适配与设计流程优化，支持数字前端综合与时序分析环节的技术落地。

• 支持某5G基带芯片客户14nm数字前端综合项目，使用Synopsys Design Compiler解决多时钟域约束冲突问题，通过分析SDC文件中的false path定义遗漏，修正跨时钟域路径约束策略，将综合后的建立时间违例从150ps降低至20ps，面积利用率提升12%，保障后续后端流程顺利推进。
• 参与台积电N7工艺PDK适配项目，与代工厂工艺团队协作，针对工具（Cadence Innovus）中晶体管模型参数偏差问题（原驱动电流仿真误差±15%），提出基于SPICE网表的二次校准方法，修正模型中的载流子迁移率参数，将仿真误差缩小至±3%，获代工厂官方适配认证。
• 开发自动化脚本工具集，基于Tcl与Perl实现设计规则检查（DRC）前置验证：在客户提交版图前，自动检测常见违规（如金属层最小间距不足），将代工厂返回的DRC错误率从35%降至12%，客户设计返工成本降低约40万元/项目。
• 编制《数字前端综合常见问题手册》，整理Synopsys Design Compiler在时序约束、功耗分析场景下的50+高频问题及解决方案，内部培训覆盖15人，团队问题响应效率提升50%。

协助处理客户基础EDA工具操作问题，参与工具文档整理与新人培训，学习数字设计与EDA工具协同流程。

• 搭建EDA工具常见问题知识库，分类整理Cadence Virtuoso（模拟设计）、Synopsys Custom Compiler（定制版图）的高频报错（如网表导入失败、约束文件语法错误），累计收录200+案例，团队平均问题解决时间从4小时缩短至1.5小时。
• 支持客户流片前DRC/LVS检查，使用Mentor Calibre完成某电源管理芯片的版图验证，定位并协助修复金属层过孔密度不足（原违规点87处→修复后0处）、通孔与金属线间距违规等问题，保障芯片一次性通过代工厂流片审查。
• 协助培训5名新入职技术支持工程师，讲解Synopsys PrimePower功耗分析工具的基础操作（如功耗模型加载、场景设置）与报告解读，新人独立处理简单功耗问题的时间从2周缩短至3天。
• 参与编写《EDA工具入门指南》，覆盖数字/模拟设计流程中常用工具（Design Compiler、Virtuoso）的功能定位与协同逻辑，被公司作为新人培训标准教材使用。

7nm工艺下大规模SoC时序收敛工具性能优化项目

• 项目背景为7nm先进制程下，客户大规模SoC（超10亿门级）设计面临时序收敛周期长（传统工具单例分析超72小时）、迭代效率低的痛点，目标是将时序分析性能提升3倍以上，支撑客户流片进度。我作为项目核心开发，负责时序分析引擎的多线程重构与关键路径算法优化。
• 项目难点在于两点：一是原单线程STA引擎无法有效利用多核资源，任务调度存在严重资源竞争；二是跨时钟域（CDC）检查假阳性率高（达35%），导致设计反复修改。技术上需结合OpenMP并行计算、细粒度任务拆分，以及贝叶斯概率模型优化CDC分析。
• 我的核心行动包括：1）重构STA引擎架构，将时序弧划分为微米级任务颗粒，采用动态负载均衡调度算法，解决多线程资源争用问题；2）针对CDC，引入设计意图先验知识的贝叶斯过滤模型，通过收集100+款成熟设计的CDC场景数据训练模型，识别无效警告；3）联动前端设计团队建立反馈闭环，每周迭代优化算法参数。
• 项目成果：时序分析时间从72小时缩短至18小时（性能提升300%），CDC假阳性率降至8%以下；工具支撑了公司TOP3客户的7nm AI芯片与高性能CPU流片，其中某AI芯片因时序收敛效率提升提前2周完成 Tape-out。我个人主导了引擎核心模块开发，申请2项发明专利（一种基于动态调度的STA多线程方法、基于贝叶斯的CDC假阳性过滤系统），获项目组技术创新一等奖。

面向Chiplet异构集成的互连验证工具开发项目

• 项目背景是Chiplet异构集成趋势下，客户面临多Chiplet间互连拓扑复杂（如2.5D封装的TSV/RDL网络）、协议一致性验证（UCIe/HBM）缺乏专用工具的痛点，目标是开发支持多协议、多拓扑的自动化互连验证工具。我担任高级开发，负责拓扑建模与协议验证模块设计。
• 项目难点在于：一是Chiplet互连拓扑层次深（从TSV到封装再到Chiplet），传统工具无法高效建模；二是UCIe协议需覆盖链路层至物理层全栈验证，现有工具仅支持部分层。技术上需结合图论建模与形式化验证，解决复杂拓扑的快速遍历与协议状态机一致性检查。
• 我的核心行动：1）设计基于分层图的互连拓扑框架，用邻接矩阵+语义化节点表示TSV、RDL与Chiplet模块，支持拓扑的快速查询与修改；2）实现UCIe全协议栈验证引擎，解析协议报文并模拟链路层错误注入（如CRC错、LTSSM状态异常），同时用SMT Solver验证状态机一致性；3）兼容主流EDA流程，提供OpenAccess接口对接客户现有设计环境。
• 项目成果：工具支持UCIe 1.1与HBM3协议，拓扑建模时间从2周缩短至8小时，协议验证覆盖率从60%提升至95%；支撑某高端服务器芯片的Chiplet互连设计，发现12个潜在协议漏洞（如跨Chiplet链路同步错误），避免流片后返工。项目获公司年度最佳产品奖，我个人主导的拓扑建模模块被纳入公司核心技术库。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。