负责7nm及以下先进制程芯片设计团队的EDA工具全流程技术支持，聚焦后端实现与物理验证环节的流程优化，解决工具适配性及设计瓶颈问题，推动新工具/新功能在重点项目中的落地应用。

• 主导某旗舰SoC芯片7nm后端实现流程优化，基于Cadence Innovus平台开发Tcl自动化脚本集，针对金属层3/4拥塞高发区域动态调整单元密度与布线优先级，将时序收敛迭代次数从7轮压缩至4轮，流片前验证周期缩短25%（原18天→13.5天）；同步解决工具与PDK 2.1版本的IR-drop计算偏差问题，通过自定义脚本修正寄生参数提取规则，误差率从5.2%降至1.8%，保障电源完整性设计可靠性。
• 牵头处理5款车规级MCU芯片的物理验证阻塞问题，定位到Calibre DRC规则文件与定制化IP的层定义冲突，协调工具厂商与IP供应商联合调试，两周内输出修订版规则库，将单项目DRC/LVS错误关闭时间从平均12天缩短至6天，支撑3款芯片提前进入流片阶段。
• 构建基于Python的PrimeTime-Tempus时序对比分析框架，自动提取不同PDK（28nm/14nm）下的建立/保持时间余量数据，生成可视化报告，替代人工逐点比对模式，设计团队时序分析效率提升40%，关键路径优化决策时间从3天压缩至1天。
• 主导季度性EDA工具培训体系升级，针对20+芯片设计工程师定制「先进制程后端工具实战」课程，结合实际项目案例讲解Innovus拥塞规避、Calibre规则调试等核心技能，培训后团队工具使用问题咨询量下降35%，新员工独立完成模块布局布线的周期缩短至2周。

支撑14nm及以上成熟制程芯片的EDA工具应用，负责前端设计与验证环节的工具配置、问题排查及流程模板搭建，协助解决设计过程中的工具适配性问题。

• 配合完成某工业控制MCU的14nm前端设计工具链搭建，基于Synopsys Design Compiler完成RTL综合，调试跨时钟域（CDC）路径约束文件，解决因时钟树延迟不一致导致的时序违例问题，最终时序裕量从0.3ns提升至0.8ns，满足设计指标。
• 牵头建立公司内部EDA工具模板库，整理Tcl脚本50+个，覆盖RTL综合、形式验证（Synopsys Formality）、DFT插入（Mentor Tessent）等关键环节，新员工通过模板复用可将模块级设计启动时间从5天缩短至3天，模板被纳入公司设计规范V2.0。
• 处理日常工具使用问题，定位并修复Cadence Virtuoso版图匹配错误——因层映射表版本不一致导致的金属层定义偏移，通过脚本批量校验层信息，避免3次潜在流片风险（涉及芯片成本约200万元/次）。
• 协助编写《EDA工具常见问题手册》，收录RTL综合失败、形式验证不匹配、版图匹配错误等典型问题80+例，配套解决步骤与工具日志分析指南，团队问题自主解决率从55%提升至80%。

参与消费电子芯片前端设计与验证，熟悉主流EDA工具基础操作，积累工具与设计流程协同的实践经验，为后续EDA应用岗位奠定技术基础。

• 使用Cadence NC-Verilog完成功能仿真，针对UART模块的亚稳态问题，通过添加双触发器同步机制与时钟屏蔽信号，将错误率从0.5%降低至0.1%以下，支撑模块一次性通过验证。
• 协助搭建自动化测试平台，基于Synopsys VCS实现回归测试脚本开发，覆盖90%以上功能点，测试覆盖率从75%提升至92%，缩短芯片验证周期10天。
• 学习Encounter初步布局流程，理解后端物理实现对前端设计的约束（如线宽、间距对时序的影响），在设计阶段主动优化寄存器布局密度，为后续后端实现减少30%的拥塞风险。

7nm工艺下大规模SoC时序收敛工具性能优化项目

• 项目背景为7nm先进制程下，客户大规模SoC（超10亿门级）设计面临时序收敛周期长（传统工具单例分析超72小时）、迭代效率低的痛点，目标是将时序分析性能提升3倍以上，支撑客户流片进度。我作为项目核心开发，负责时序分析引擎的多线程重构与关键路径算法优化。
• 项目难点在于两点：一是原单线程STA引擎无法有效利用多核资源，任务调度存在严重资源竞争；二是跨时钟域（CDC）检查假阳性率高（达35%），导致设计反复修改。技术上需结合OpenMP并行计算、细粒度任务拆分，以及贝叶斯概率模型优化CDC分析。
• 我的核心行动包括：1）重构STA引擎架构，将时序弧划分为微米级任务颗粒，采用动态负载均衡调度算法，解决多线程资源争用问题；2）针对CDC，引入设计意图先验知识的贝叶斯过滤模型，通过收集100+款成熟设计的CDC场景数据训练模型，识别无效警告；3）联动前端设计团队建立反馈闭环，每周迭代优化算法参数。
• 项目成果：时序分析时间从72小时缩短至18小时（性能提升300%），CDC假阳性率降至8%以下；工具支撑了公司TOP3客户的7nm AI芯片与高性能CPU流片，其中某AI芯片因时序收敛效率提升提前2周完成 Tape-out。我个人主导了引擎核心模块开发，申请2项发明专利（一种基于动态调度的STA多线程方法、基于贝叶斯的CDC假阳性过滤系统），获项目组技术创新一等奖。

面向Chiplet异构集成的互连验证工具开发项目

• 项目背景是Chiplet异构集成趋势下，客户面临多Chiplet间互连拓扑复杂（如2.5D封装的TSV/RDL网络）、协议一致性验证（UCIe/HBM）缺乏专用工具的痛点，目标是开发支持多协议、多拓扑的自动化互连验证工具。我担任高级开发，负责拓扑建模与协议验证模块设计。
• 项目难点在于：一是Chiplet互连拓扑层次深（从TSV到封装再到Chiplet），传统工具无法高效建模；二是UCIe协议需覆盖链路层至物理层全栈验证，现有工具仅支持部分层。技术上需结合图论建模与形式化验证，解决复杂拓扑的快速遍历与协议状态机一致性检查。
• 我的核心行动：1）设计基于分层图的互连拓扑框架，用邻接矩阵+语义化节点表示TSV、RDL与Chiplet模块，支持拓扑的快速查询与修改；2）实现UCIe全协议栈验证引擎，解析协议报文并模拟链路层错误注入（如CRC错、LTSSM状态异常），同时用SMT Solver验证状态机一致性；3）兼容主流EDA流程，提供OpenAccess接口对接客户现有设计环境。
• 项目成果：工具支持UCIe 1.1与HBM3协议，拓扑建模时间从2周缩短至8小时，协议验证覆盖率从60%提升至95%；支撑某高端服务器芯片的Chiplet互连设计，发现12个潜在协议漏洞（如跨Chiplet链路同步错误），避免流片后返工。项目获公司年度最佳产品奖，我个人主导的拓扑建模模块被纳入公司核心技术库。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。