负责7nm及以下先进制程手机SoC、AI芯片客户的EDA工具（Synopsys IC Compiler II/Cadence Innovus全流程、PrimeTime时序分析）应用支持，聚焦物理实现流程搭建、高价值设计问题闭环及定制化效率工具开发，直接支撑客户流片成功率提升

• 主导某头部手机SoC客户7nm工艺物理实现流程搭建，针对时钟树功耗占比超35%的痛点，基于IC Compiler II CTS模块创新性引入“分层时钟门控+动态电压频率联动”策略——先通过Clock Domain Partitioning将时钟树拆分为12个独立子树，再结合PrimePower功耗分析定位高 toggle 路径，最终将时钟树功耗降低18%，助力客户一次性通过时序sign-off，项目提前2周进入流片阶段
• 解决某AI芯片客户Innovus布局布线阶段的“核心计算单元拥塞率超80%”问题，通过Net Tracer提取关键路径的拥塞热力图，结合Quantus寄生参数反标结果，调整布局约束为“关键模块优先放置+高扇出网络前置缓冲器”，并将优化逻辑封装为Innovus Python Flow Script，后续同类项目拥塞解决周期从7天缩短至4天，效率提升43%
• 支撑某车规级MCU客户DDR5接口IP的CDC时序收敛，针对跨时钟域路径的127条setup/hold violation，运用PrimeTime CDC分析模块定位到IP内部同步器冗余设计（双触发器改为单触发器+亚稳态滤波器），协同客户修改RTL后重新综合，最终violation数量降至12条以内，满足ISO 26262功能安全要求
• 为客户定制“版图-DRC-LVS”自动化流程，整合Cadence Virtuoso版图、Spectre仿真及Calibre验证工具，开发Python脚本实现“版图修改→寄生参数提取→DRC/LVS自动检查”的一键流转，将客户原型验证周期从15天缩短至10天，该流程被纳入公司标准支持库，已复用至3个后续客户项目

负责模拟/混合信号芯片客户（射频前端、电源管理）的EDA工具（Cadence Spectre/Mentor Calibre）深度应用支持，解决高频电路仿真收敛、版图匹配等核心技术问题，推动工具功能适配客户特殊设计需求

• 主导某28GHz射频前端芯片客户的Spectre仿真收敛问题——高频下BSIM6模型噪声参数提取不准确导致仿真发散率达35%，联合Cadence技术团队优化模型参数提取流程（增加温度漂移补偿因子），并编写Spectre Tcl脚本实现“模型参数自动校准→仿真→结果反馈”的闭环，将收敛率提升至92%，客户顺利完成流片且测试性能达标
• 解决某电源管理芯片客户差分放大器的版图匹配问题：通过Calibre Layout Matcher分析发现晶体管尺寸偏差达1.5%，提出“交叉指布局+对称dummy器件插入”方案——将关键差分对晶体管的指宽/指距严格对齐，并在两侧插入相同数量的dummy，最终匹配误差降至0.28%，满足直流增益±0.1%的精度要求
• 推动Cadence Virtuoso工具功能定制，针对客户高频电路“多端口网络阻抗匹配实时检查”需求，与厂商合作开发自定义插件：基于S参数提取结果，在Virtuoso界面中可视化显示各端口的阻抗偏差（红色预警>5Ω，绿色正常），客户版图设计时的阻抗匹配调整时间从2天缩短至半天，该插件已申请公司内部工具专利

负责数字芯片客户（DSP、FPGA）的EDA工具（Synopsys Design Compiler/Cadence Encounter）基础应用支持，解决逻辑综合、布局布线常见问题，构建客户工具使用知识体系

• 辅助某DSP客户完成逻辑综合，针对关键路径延迟1.2ns不满足1GHz频率要求的问题，运用Design Compiler的“资源共享+流水线优化”策略——将乘法器资源从8个共享至4个，同时在关键路径插入2级流水线，最终延迟缩短至1.0ns，满足频率指标
• 处理某FPGA客户Encounter布局布线的“金属层拥塞”问题：通过分析布线密度热力图，将高扇出网络从底层金属（M1-M4）调整至高层金属（M5-M8），并增加缓冲器插入密度（从每10个单元1个增至每5个单元1个），将拥塞区域密度从75%降至58%，避免了后续DRC错误
• 整理《EDA工具常见问题解决手册》，汇总120+条问题及应对方案（如Design Compiler的“时序约束冲突”、Encounter的“布线失败重试策略”），客户支持响应时间从4小时缩短至2.5小时，团队新人培养周期从3个月缩短至1.5个月

5nm先进制程Timing Closure工具性能优化项目

• 随着客户5nm SoC设计复杂度提升，现有工具因Timing收敛慢（48-72小时/轮）导致流片周期延误，项目目标为重构Timing增量分析引擎，将收敛时间压缩至24小时内，同时支持多模式多角落（MMMC）并行场景。我作为核心开发负责人，主导算法优化与模块落地。
• 面临两大挑战：一是传统全图遍历式增量更新效率极低，MMMC多场景并行时资源冲突严重；二是Timing变化预测准确率不足（仅65%），导致大量无效重计算。
• 提出「依赖感知子图重计算+GNN时序预测」方案：基于设计层次结构识别Timing敏感子图（如时钟树、数据路径），仅触发受修改影响的子图重计算，减少80%冗余计算；引入图神经网络（GNN）学习100+项目历史Timing变化模式，预测本次修改后的Timing偏移，过滤掉70%无效计算。同时用OpenMP+MPI构建并行框架，优化MMMC场景资源调度，将单场景计算资源占用从16核降至8核。
• 项目成果：5nm Timing收敛时间缩短至11.2小时，MMMC场景内存占用降低37%；客户A的旗舰SoC设计周期缩短22%，带动公司年度EDA订单增长16%；该算法申请发明专利1项（排名第一），成为公司5nm Timing工具的核心竞争力。

模拟电路自动布局布线（APR）工具寄生感知集成项目

• 模拟电路（如ADC、PLL）的寄生参数（电容/电阻）会显著恶化增益、相位裕度等性能，但现有工具中寄生提取与布局优化割裂，设计师需反复迭代（平均7次）才能达标。项目目标为整合「布局-寄生-优化」流程，将迭代次数降至4次内，提升模拟APR工具的实用性。我从零担任APR模块负责人，主导算法设计与工具链集成。
• 核心难点：一是寄生参数实时更新与布局迭代的同步延迟（原需10分钟/次），打断设计节奏；二是模拟电路的版图约束（器件匹配、噪声隔离）与寄生优化目标冲突，易导致性能不达标。
• 创新解决：1）开发基于边界元法（BEM）的在线寄生提取引擎，将提取延迟压缩至58秒/次，支持布局修改后实时更新寄生参数；2）提出「贝叶斯优化引导的寄生感知布局」算法——以寄生参数和性能指标（增益≥60dB、相位裕度≥60°）为多目标，通过贝叶斯模型预测布局调整后的性能变化，优先选择满足模拟约束的布局方案，平衡寄生优化与性能要求。最终整合提取引擎与布局模块，实现闭环优化。
• 项目成果：模拟电路APR迭代次数从7次降至2.8次，寄生提取时间缩短61%；电路性能达标率从75%提升至93%，帮助客户B完成12位高精度ADC设计（寄生导致的性能劣化率<1%）。工具被纳入公司模拟EDA解决方案核心模块，直接带来3个战略客户签约，年营收贡献超800万元。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。