负责5G多模基带SoC架构全周期设计，定义处理器核、DSP阵列、AI加速器及通信模块的协同架构，主导接口协议（如AMBA AXI5、CPRI/eCPRI）与低功耗策略制定，协同前端设计、验证与流片团队完成从架构规格到硅后调试的全流程交付。

• 主导5G NR Sub-6GHz基带芯片架构设计，基于3GPP TS 38.211/38.212标准拆解物理层算法需求，创新性提出‘分层流水+动态资源池’架构：上层采用多核ARM Cortex-R52处理信令控制，中层部署128核定制化DSP集群支撑FFT/信道编码等实时运算，底层集成AI加速器（支持NPU+MLP混合架构）优化MCS索引与波束成形参数预测；通过MATLAB SystemVue完成算法级建模，验证架构吞吐量达4.9Gbps（超3GPP R16要求12%），功耗密度降低至0.8mW/MHz（较上一代产品提升30%）。
• 解决多模（5G NR/4G LTE/3G WCDMA）并发场景下的资源冲突问题，引入基于优先级的时分复用调度机制：通过自定义调度算法（结合业务QoS权重与模块实时负载）动态分配DSP核与时钟域，配合PrimePower工具进行功耗仿真，实现多模切换延迟从1.2μs压缩至200ns，同时保持整体功耗波动＜5%；该方案已申请发明专利（公开号：CN202310XXXXX）。
• 推动架构与先进工艺适配，针对5nm FinFET工艺特性优化存储墙问题：采用HBM2E高带宽内存接口（带宽达409GB/s）配合分布式片上SRAM（容量8MB），结合Cadence Innovus布局布线工具的物理感知架构仿真，将指令访问延迟从3.5周期降至2.1周期，支撑DSP集群峰值运算效率提升至92%（原设计目标85%）。
• 主导架构验证体系搭建，基于UVM方法学开发架构级验证平台（覆盖85%以上功能点），创新性引入形式化验证工具（Synopsys VC Formal）对关键接口协议（如AXI-Lite控制通道）进行穷举检查，发现并修复潜在死锁问题17项；硅后调试阶段，架构关键指标（吞吐量、时延、功耗）与仿真模型偏差＜3%，流片一次成功。

负责LTE Advanced Pro基带芯片架构设计与迭代，聚焦数据面与控制面解耦优化，主导PHY-MAC层协同架构定义，协同算法团队完成LDPC/Polar码等5G预研技术向4G平台的移植，支撑公司中高端4G芯片市场份额提升。

• 重构4G基带数据处理流水线，针对Cat.18高吞吐量需求（理论下行1.2Gbps），提出‘双缓冲+预取引擎’架构：在MAC层与PHY层间增加异步FIFO队列（深度256），配合定制化DMA控制器（支持64字节突发传输），将数据处理延迟从8μs降至3.2μs，支撑连续数据包处理吞吐量达1.15Gbps（超商用需求10%）。
• 主导低功耗架构升级，分析LTE待机场景（占终端使用时间70%）功耗占比，设计‘深度睡眠+快速唤醒’机制：通过状态机控制关闭非必要模块（如ADC/DAC、部分DSP核），仅保留RTC与基带最小唤醒单元；结合TSMC 16nm工艺特性，利用PrimeTime进行时序收敛，实现待机功耗从12mW降至2.5mW（降幅79%），唤醒时间＜1ms（满足3GPP R13快速唤醒要求）。
• 推动AI算法与基带架构融合，针对高铁场景下的信道估计误差问题，引入轻量级LSTM网络（参数量＜50KB）预测多普勒频移，在架构中预留专用NPU计算单元（算力2TOPS）；实测高铁场景（300km/h）下误码率从1e-3降至5e-4，RSRP接收门限提升2dBm，终端覆盖范围扩大15%。
• 协同验证团队建立架构级性能评估模型，基于SystemC搭建事务级模型（TLM），覆盖90%以上PHY-MAC交互场景；通过蒙特卡洛仿真验证不同信道条件（AWGN/Rayleigh）下的吞吐量波动，指导算法参数调优（如Turbo译码迭代次数），最终芯片在GCF认证测试中通过率提升至98%（行业平均95%）。

负责LTE基带芯片物理层模块架构设计与RTL实现，聚焦FFT/IPA等核心算法的硬件映射，协同前端团队完成模块级验证，支撑首款4G Cat.7芯片（支持下行300Mbps）的一次性流片成功。

• 主导FFT模块架构设计，针对LTE OFDM符号处理需求（最大128点FFT），对比Radix-2^2与Radix-4算法复杂度，选择流水线型Radix-4结构（级数7级），结合流水线寄存器切割与资源共享技术，将关键路径延迟从2.1ns缩短至1.6ns（TSMC 28nm工艺），运算时钟频率提升至200MHz（支持每符号12次FFT并行处理）。
• 优化IPA（干扰消除）模块架构，针对同频组网场景下的邻区干扰，设计‘频域滤波+时域抵消’两级架构：频域采用FIR滤波器组（阶数32）抑制带外干扰，时域通过自适应LMS算法（步长μ=0.01）消除残余干扰；实测邻区干扰下SINR提升4dB，小区边缘用户速率从50Mbps提升至80Mbps。
• 完成模块级RTL实现与低功耗优化，使用Verilog HDL编写FFT/IPA模块代码（代码覆盖率98.7%），通过Synopsys Design Compiler综合，面积优化至0.35mm²（较初始设计减少22%）；引入门控时钟技术（控制信号粒度细化至子模块），动态功耗降低35%，满足芯片整体功耗预算（1.2W@峰值速率）。
• 协同验证团队搭建模块级测试平台，设计覆盖10万+条测试向量的验证环境（基于Perl脚本自动生成），重点验证边界条件（如FFT点数突变、大频偏输入）；累计发现并修复RTL设计缺陷23项，模块一次性通过RTL级仿真与FPGA原型验证（误差＜1e-6）。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。

面向5G小基站的高性能低功耗基带芯片架构设计与实现

• 5G小基站作为宏基站的低成本补盲方案，需支持2.6GHz/3.5GHz双频段、100MHz带宽及≤1ms端到端延迟，但市场现有方案普遍存在功耗高（典型场景>2W）、高频段误码率易超1e-6的问题。本人作为芯片架构师，主导芯片整体架构设计、关键模块指标定义及跨团队（算法/IP/流片）协同攻关，目标是打造一款功耗≤1.5W、支持双频段高并发的低功耗基带芯片，填补公司在小基站芯片的空白。
• 项目面临两大核心挑战：一是3.5GHz高频段信号衰减快，邻频干扰（如FDD-LTE杂散）会导致LDPC译码误码率飙升；二是动态负载场景（空闲/峰值流量切换）下，传统静态DVFS无法兼顾响应速度与功耗优化。为此，本人引入LSTM负载预测模型，结合Cadence Genus功耗-性能联合仿真，从算法与硬件架构层面同步优化。
• 针对误码率问题，重构LDPC译码器为“分层异步+提前终止”架构——将传统全并行迭代改为按校验节点分批次异步计算，当错误概率低于阈值时提前退出，减少30%迭代次数；针对功耗平衡，设计动态功耗管理单元（DPMU），基于LSTM预测未来5ms负载需求，提前调整CPU/GPU/加速器的电压频率，替代滞后式DVFS。同时，用SystemVerilog实现可配置FFT加速器，支持1024/2048点变换，满足多频段FFT需求。
• 芯片流片后实测：功耗1.2W（较竞品低40%），3.5GHz频段误码率9.8e-7，支持双频段100MHz带宽。已进入三大运营商小基站集采名录，累计量产30万片，年营收贡献超5000万元。本人主导了架构创新与关键模块设计，解决了高频段性能与功耗的核心矛盾，为公司切入5G小基站芯片赛道奠定技术基础。

LTE-A Pro终端基带芯片接收机链路性能优化项目

• LTE-A Pro要求终端支持100MHz带宽、下行1Gbps吞吐量及-105dBm接收灵敏度，但公司现有终端芯片在邻频干扰（如WCDMA杂散）场景下SNR仅18dB（目标≥20dB），多径环境符号定时偏差导致误块率升至1e-3（目标≤5e-4）。本人作为高级芯片设计工程师，负责接收机前端（ADC+滤波器）与基带处理（同步+均衡）的协同优化，目标是提升灵敏度与抗干扰能力。
• 难点在于：1）窄带干扰的频率漂移导致传统FIR滤波器抑制效果波动；2）Gardner定时算法对多径相位抖动敏感，定时误差累积影响判决。为此，本人用ADS搭建链路级仿真平台，量化干扰对SNR的影响，并调研自适应陷波与改进定时算法的可行性。
• 针对窄带干扰，设计自适应窄带陷波器（ANF）——基于FFT实时检测干扰频率，动态调整陷波深度与带宽，将邻频干扰抑制提升25dB；针对定时问题，改进Gardner算法，引入前馈相位误差估计，将定时抖动方差降低40%。同时，优化ADC采样时钟，采用PLL抖动抑制技术将时钟抖动从100fs降至60fs，提升动态范围。此外，用MATLAB验证算法后移植到Verilog，完成硬件实现。
• 优化后接收机灵敏度达-107dBm（超目标2dB），邻频干扰下SNR稳定在21dB以上，多径误块率降至5e-4。方案应用于公司LTE-A Pro终端芯片，累计销量超200万片，助力获得某头部手机厂商定点资格。本人掌握了接收机系统级优化方法，从硬件实现到算法调优形成完整能力，为后续架构设计积累了系统思维。