负责公司5G NR基带芯片全流程系统架构设计，定义芯片功能模块划分、接口协议规范及性能功耗指标，协同前端设计、后端实现与算法团队完成从架构到流片的全链路技术落地，主导解决高频场景下的时序收敛、多模共存干扰等关键问题。

• 主导5G NR Sub-6GHz基带芯片架构设计，基于3GPP R16标准完成物理层（PHY）与媒体接入控制层（MAC）的功能划分，创新性引入异构计算架构——将FFT/IFFT、信道编码等计算密集型模块分配至专用ASIC加速单元，控制逻辑与协议栈运行于ARM Cortex-R8内核，较上一代4G架构提升峰值吞吐量35%（实测达3.8Gbps），同时降低20%的面积开销。
• 针对5G高频段（如n78/n79）信号衰减问题，牵头设计自适应波束成形（Beamforming）算法与硬件映射方案：通过MATLAB/Simulink搭建信道模型验证算法有效性，优化天线阵列映射逻辑至FPGA原型验证平台，最终在流片中实现波束跟踪延迟从8ms压缩至3ms，满足3GPP对移动场景下连接可靠性的要求。
• 解决多模基带（5G+4G+WCDMA）共存的时钟域干扰问题：采用分层时钟门控策略（Clock Gating Hierarchy），结合AMBA AXI4总线协议对跨模块数据传输进行流量调度，同时引入动态电压频率调整（DVFS）机制，根据业务负载（空闲/通话/下载）自动切换1.2GHz-2.0GHz工作频率，流片后实测整体功耗降低18%（典型场景下从1.8W降至1.48W）。
• 搭建基于Synopsys PrimeTime与Cadence Tempus的时序分析平台，主导架构级时序预算分配：识别PHY层FFT模块的关键路径（占整体时序违例的65%），提出寄存器切割（Register Retiming）与逻辑重组方案，配合后端团队完成布局布线优化，最终芯片一次性流片通过时序收敛，较原计划提前2周进入量产阶段。

负责4G LTE多模基带芯片的系统架构设计与演进，制定支持Cat.12/Cat.18速率等级的架构方案，协调算法、前端、验证团队完成模块指标分解，重点优化芯片在多频段（B1/B3/B8）共存场景下的面积与功耗效率。

• 完成4G LTE Cat.18基带芯片架构升级，针对载波聚合（CA）需求设计双通道接收机架构：通过AMBA AHB-Lite总线实现两个独立基带处理单元（BPU）的并行调度，支持最大5CC（Component Carrier）聚合，实测下行峰值速率从300Mbps提升至600Mbps，同时保持模块间数据同步延迟小于1μs。
• 优化多模基带的存储架构：将传统分散的IRAM/DPRAM整合为统一内存控制器（UMC），采用地址空间映射与仲裁机制，减少30%的片上存储资源占用；配合算法团队完成LDPC译码算法的存储访问模式优化，使译码器访存带宽需求降低25%，有效缓解存储墙瓶颈。
• 主导FPGA原型验证平台搭建：基于Xilinx Kintex UltraScale+芯片实现架构级功能验证，集成MATLAB生成的测试向量与协议栈软件（L1-L3），完成300+项协议一致性测试（如TS 36.521），提前暴露硬件设计缺陷17项，将流片前的设计修正成本降低40%。
• 推动低功耗特性落地：设计基于业务类型的动态模块唤醒机制（如空闲态仅保留基带控制单元运行，功耗降至5mW；数据传输态激活全部计算模块），配合射频团队完成PSM（Power Saving Mode）协议适配，在终端实测中待机时间延长25%（从48小时提升至60小时）。

参与3G WCDMA基带芯片的系统设计，负责物理层算法与硬件的接口定义、性能评估及功耗建模，支撑团队完成从算法仿真到RTL实现的转化，重点解决HSPA+（High Speed Packet Access Plus）场景下的吞吐量与延迟矛盾。

• 搭建WCDMA物理层算法验证框架：基于MATLAB/Simulink实现信道编码（Turbo码）、速率匹配、交织等模块的浮点模型，通过定点化误差分析（Fixed-Point Analysis）确定Q15量化方案，使RTL实现与算法仿真的一致性达到99.2%，降低后续硬件调试周期30%。
• 优化HSPA+高速下行共享信道（HS-DSCH）的处理流水：识别Turbo译码与信道估计的串行依赖，提出双缓冲（Double Buffering）机制——允许译码模块在新数据输入时继续处理上一帧，使HS-DSCH峰值吞吐量从14.4Mbps提升至21Mbps，满足HSPA+ Rel.7的速率要求。
• 建立芯片功耗模型：基于Cadence Encounter Power分析工具，拆解各功能模块（如FFT、均衡器、控制逻辑）的动态/静态功耗占比，输出《3G基带芯片功耗分布报告》，为后续4G架构的低功耗设计提供数据支撑，其中关于“减少乘法器冗余翻转”的建议被4G项目采纳，降低静态功耗8%。
• 协同验证团队完成功能验证：编写SystemVerilog断言（SVA）覆盖3GPP TS 25.212规定的200+条协议规则，通过VCS仿真平台执行回归测试，发现并修复MAC-hs调度器中的时序错误3项，确保芯片一次性通过运营商实验室的协议一致性测试。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。

面向5G Open RAN小基站的宽输入范围高效同步降压PMIC设计

• 项目背景：5G Open RAN架构推动小基站灵活部署，客户要求配套PMIC满足“4.5V-20V宽输入、全负载段高效率（轻载>85%、满载>92%）、QFN6x6小尺寸、-40℃~125℃高可靠”的核心需求。此前公司现有方案存在高压段效率低（满载<90%）、小尺寸下热集中（结温超110℃）的痛点，无法适配客户量产需求。我的总体职责是牵头芯片架构设计、关键模块（自适应PWM控制器、同步整流驱动、高精度基准源）的RTL及模拟电路实现，主导全芯片验证与流片后调试。
• 解决的关键难题与技术：1. 宽输入电压下全负载效率优化——高压段MOSFET导通损耗占比60%、低压段开关损耗占比超50%；2. 小尺寸封装热管理——QFN6x6功率密度达1.2W/mm²，传统布局易致结温超标；3. 高可靠下的输出精度——输入电压波动±20%时需保持输出±1%以内。技术上采用Verilog-A实现自适应死区时间控制算法，基于输入电压和负载动态调整死区以降低开关损耗；选用铜柱凸点封装替代焊球增强散热；通过ANSYS Icepak热仿真优化内部布局，分散发热模块。
• 核心行动与创新：主导架构选型，对比电感式与电荷泵方案后确定电感式PMIC（效率优势明显）；设计自适应死区模块，搭建行为级模型仿真优化参数；协同版图团队迭代热设计，通过Icepak验证结温合规性；搭建FPGA原型系统验证PMIC与主芯片的配合时序，确保功能正确性。
• 项目成果与价值：流片后测试显示，输入4.5V-20V、输出1.0V/20A时，满载效率92.5%（超目标0.5%）、轻载效率86%；QFN6x6结温最高98℃（低于限值7℃），输出精度±0.8%（优于要求）。芯片已量产，应用于3家客户的Open RAN小基站，累计出货10万颗，故障率<0.1%，为公司带来年营收约2000万元，成为5G小基站PMIC主力产品。

面向工业物联网的低功耗高抗干扰BLE 5.2 SoC设计

• 项目背景：工业物联网设备需长期电池供电（≥5年），客户要求BLE SoC解决“active模式功耗高（>5mA）、工业环境抗干扰弱（邻道泄漏比>40dB）”的问题，否则会导致续航不足、通信不稳定。我的职责是负责RF前端与基带的协同设计，主导低功耗架构优化及抗干扰算法集成。
• 解决的关键难题与技术：1. 低功耗与高灵敏度平衡——降低功耗易牺牲接收灵敏度；2. 工业频段干扰——2.4GHz下Wi-Fi、Zigbee共存导致通信失败率高；3. RF与基带时序匹配——低功耗唤醒信号延迟需≤1μs。技术上采用动态偏置LNA（接收时偏置从1mA降至200μA，保持噪声系数<2dB）；集成自适应跳频（AFH）算法避开干扰信道；定义低功耗控制接口优化唤醒时序。
• 核心行动与创新：协同RF团队设计LNA动态偏置电路，用Cadence Spectre仿真验证功耗与噪声性能；与算法团队合作实现AFH算法，优化信道切换逻辑；搭建测试平台验证低功耗功耗与灵敏度，赴工业现场测试干扰环境下的通信成功率，迭代算法参数。
• 项目成果与价值：流片后，active模式功耗3.2mA（降36%）、待机功耗<1μA；链路预算-95dBm（超目标5dB），工业环境通信成功率从85%升至98%。芯片量产应用于工业传感器节点，累计出货50万颗，客户设备续航达6年以上，帮助公司切入工业IoT BLE SoC市场，占据约10%份额，年营收增加1500万元。