主导面向云端的高性能AI推理芯片「星刃-300」全周期架构设计，负责计算单元微架构、异构存储层级及片上网络（NoC）的拓扑规划，协同算法、前端、后端团队完成从模型量化感知到RTL验证的落地，目标实现INT8算力128TOPS、功耗比竞品低20%的PPA指标。

• 针对大模型推理场景的稀疏计算需求，牵头设计混合精度计算单元（支持FP16/INT8/INT4动态切换），创新性引入权重缓存重映射机制，解决稀疏张量访问时的存储墙问题；通过SystemVerilog验证平台模拟200+典型模型（如ResNet-152、BERT-large），确认计算单元利用率从75%提升至88%，支撑单周期完成4096个MAC操作。
• 为应对多任务并行下的访存冲突，基于TSMC 5nm工艺约束，构建三级存储架构（寄存器堆-本地SRAM-全局HBM2e），结合流量预测算法动态分配NoC带宽；采用Cadence Innovus进行物理实现验证，最终存储访问延迟降低35%，片上带宽峰值达1.2TB/s，满足Transformer模型层间数据实时传输需求。
• 主导跨团队协同的功耗优化专项，引入动态电压频率调整（DVFS）与计算单元睡眠模式联动策略：通过MATLAB建立任务负载预测模型，实时调节各模块供电；流片后实测典型负载下静态功耗占比从18%降至9%，整机功耗较上一代产品下降22%，助力客户数据中心PUE指标优化。
• 搭建基于MLIR的架构仿真框架，集成TensorRT模型量化工具链，实现从ONNX模型输入到架构性能预估的自动化流程；该框架将架构迭代周期从8周缩短至3周，支撑项目提前2个月完成tape-out，目前芯片已完成工程样片回片，INT8算力实测达135TOPS，关键指标超预期12%。

负责公司边缘AI芯片「轻脑-200」系列的架构升级，聚焦实时性（延迟<10ms）与低功耗（典型场景<2W）的平衡，主导定义RISC-V核+专用NPU的异构计算架构，协同固件团队完成指令集扩展与编译器适配，支撑智能摄像头、工业传感器等终端产品落地。

• 针对边缘端多模态感知需求，重构NPU微架构：将传统脉动阵列改为可分块计算模式，支持图像（32x32）、语音（1024点）等多尺寸数据并行处理；通过Chisel硬件描述语言实现流水线深度动态配置，在ResNet-50图像分类任务中，延迟从15ms降至8.2ms，同时面积占用减少18%。
• 为解决小样本场景下的能效比问题，设计基于强化学习的任务调度引擎：利用历史负载数据训练策略网络，动态分配CPU与NPU的计算任务；在实测中，当负载低于30%时，系统自动切换至CPU轻量级推理，整体功耗降低40%，成功应用于某安防客户的低功耗摄像头产品，量产良率达97%。
• 主导片上存储系统的可靠性优化，针对边缘端高温、高振动环境，引入ECC校验与纠错码（LDPC）双重保护机制；结合Synopsys PrimeTime进行时序分析，调整SRAM单元布局，将存储错误率从1e-9降低至1e-12，满足车规级AEC-Q100 Grade 2认证要求。
• 搭建架构指标评估体系，整合MLPerf边缘推理基准测试与自定义场景（如工业缺陷检测），建立包含延迟、功耗、精度在内的20+维度评估模型；该体系支撑公司芯片在2023年中国边缘计算芯片市场报告中，综合能效比位列TOP3。

参与5G小基站射频基带芯片的架构设计，负责物理层算法到硬件实现的映射，协助定义FFT/IFFT加速器、信道编解码单元的接口规范，支撑芯片从需求规格到RTL初步设计的转化，目标满足3GPP R16标准的低时延与高可靠性要求。

• 针对5G NR的上行共享信道（PUSCH）处理流程，分析算法复杂度瓶颈，提出蝶形运算单元的复用架构：将128点FFT拆分为4个32点子计算，通过时分复用降低硬件资源消耗；在Cadence Genus中进行逻辑综合，最终FFT模块面积减少30%，处理时延从1.2μs降至0.8μs，满足3GPP规定的1ms子帧处理要求。
• 负责信道编码（Polar码）的硬件加速模块设计，创新性采用分层译码策略：将长码（1024bit）分解为短码级联，每级使用专用路径度量表缓存；通过ModelSim仿真验证，译码吞吐量从80Mbps提升至1.2Gbps，接近理论峰值，支撑基站上行峰值速率达标。
• 搭建基带处理链路的延迟模型，基于SystemC模拟从天线采样到比特输出的完整流程，识别出同步模块与FFT单元间的握手延迟是主要瓶颈；通过优化AXI-Stream接口的握手协议，将链路总延迟从15μs压缩至9μs，为后续算法迭代预留20%的时间裕量。
• 协助完成芯片原型验证平台的搭建，集成Xilinx Kintex UltraScale+ FPGA与高速ADC/DAC板卡，编写测试向量生成脚本（Python），覆盖70%以上的3GPP测试用例；平台成功输出首版基带信号，经第三方仪表测试，误码率（BER）在-10dB信噪比下低于1e-5，达到预期指标。

面向5G基站的低功耗高性能ADC芯片设计及量产化项目

• 5G宏基站对前端ADC提出‘1.2GSps采样率+16bit分辨率+≤1.5W功耗’的刚性需求，公司原有产品存在‘高功耗丢精度’或‘高精度拼功耗’的矛盾，无法适配客户基站小型化、绿色化的升级趋势。我的核心职责是主导从系统架构定义、RTL编码、版图验证到量产导入的全流程，同步对接华为、中兴等客户的基站射频前端需求，推动芯片从实验室到产线的落地。
• 项目面临两大技术壁垒：一是高速数模混合场景下，时钟抖动（Jitter）与电源噪声（PSRR）的耦合会直接拉低SNR（目标需≥75dB）；二是低功耗设计中，传统固定偏置电路的静态电流压缩至1.2mA以下时，ADC增益误差会超出±0.1%的指标。我基于Cadence Virtuoso平台搭建全链路行为级模型，通过MATLAB仿真验证‘chopper稳定+动态偏置’的组合方案——前者将低频1/f噪声调制至GHz级并通过数字滤波去除，后者根据输入信号幅度动态调节晶体管工作点，在降低功耗的同时保持增益稳定性。
• 为解决时钟抖动问题，我主导选用低抖动差分锁相环（PLL），并通过‘电源层隔离+ guard ring环绕’的版图设计将时钟抖动从100fs压至40fs；针对PSRR瓶颈，我设计了三层电源域架构，在ADC核心模块周围布置铜箔屏蔽层，减少数字逻辑电路的干扰。此外，我推导了‘功耗-噪声-线性度’三维权衡公式，确定了偏置电流的最优分配策略，平衡了性能与功耗的矛盾。
• 项目历经3轮流片（耗时26个月）后成功量产。芯片最终指标：1.2GSps采样率、16bit分辨率、1.3W功耗（较竞品低35%）、SNR达78dB（优于指标3dB）。该芯片已进入国内Top3 5G基站厂商供应链，2023年实现营收5200万元，占公司当年基站芯片收入的41%。我个人因主导项目落地，晋升为芯片设计组组长，负责后续3个高速ADC项目的规划与团队管理。

物联网终端用低电压低功耗ADC芯片优化项目

• 公司承接某头部IoT模组厂商的定制需求：为其智能电表与工业传感器节点提供‘100kSPS采样率+14bit分辨率+≤500μW功耗’的ADC芯片。当时我在团队中负责前端设计与验证，目标是优化现有ADC的功耗与线性度，满足IoT设备‘一次电池续航5年’的核心诉求。
• 项目难点集中在两点：一是IoT设备采用1.8V低电压供电，传统亚阈值电路的线性度较差（THD≥-85dB），无法满足14bit精度的要求；二是静态电流压缩至10μA以下时，比较器的翻转速度变慢，导致采样率从100kSPS跌至80kSPS。我通过MATLAB搭建比较器行为级模型，定位到尾电流源的热噪声是线性度恶化的主因，而负载电容的充放电延迟影响了比较器速度。
• 我提出‘多阈值电压（Multi-Vt）晶体管组合’方案：在高精度信号路径采用低阈值电压（LVT）晶体管提升翻转速度，在静态偏置路径采用高阈值电压（HVT）晶体管降低漏电流。同时，引入动态元件匹配（DEM）技术，对ADC的开关电容阵列进行随机化切换，减少电容失配导致的谐波失真。此外，我优化了版图的电源/地平面，将比较器的电源引脚与数字电路隔离，进一步降低噪声耦合。
• 优化后的芯片流片一次成功，关键指标：功耗降至420μW（较原设计降低40%）、THD提升至-92dB（满足14bit要求）、采样率保持100kSPS。该芯片被厂商用于其智能电表模组，2021年出货量达120万颗，帮助厂商降低了30%的模组功耗。此项目让我积累了低电压低功耗ADC的设计经验，也为后续5G ADC项目的电源管理设计奠定了技术基础。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。