负责公司5G NR基带芯片全流程系统架构设计，定义芯片功能模块划分、接口协议规范及性能功耗指标，协同前端设计、后端实现与算法团队完成从架构到流片的全链路技术落地，主导解决高频场景下的时序收敛、多模共存干扰等关键问题。

• 主导5G NR Sub-6GHz基带芯片架构设计，基于3GPP R16标准完成物理层（PHY）与媒体接入控制层（MAC）的功能划分，创新性引入异构计算架构——将FFT/IFFT、信道编码等计算密集型模块分配至专用ASIC加速单元，控制逻辑与协议栈运行于ARM Cortex-R8内核，较上一代4G架构提升峰值吞吐量35%（实测达3.8Gbps），同时降低20%的面积开销。
• 针对5G高频段（如n78/n79）信号衰减问题，牵头设计自适应波束成形（Beamforming）算法与硬件映射方案：通过MATLAB/Simulink搭建信道模型验证算法有效性，优化天线阵列映射逻辑至FPGA原型验证平台，最终在流片中实现波束跟踪延迟从8ms压缩至3ms，满足3GPP对移动场景下连接可靠性的要求。
• 解决多模基带（5G+4G+WCDMA）共存的时钟域干扰问题：采用分层时钟门控策略（Clock Gating Hierarchy），结合AMBA AXI4总线协议对跨模块数据传输进行流量调度，同时引入动态电压频率调整（DVFS）机制，根据业务负载（空闲/通话/下载）自动切换1.2GHz-2.0GHz工作频率，流片后实测整体功耗降低18%（典型场景下从1.8W降至1.48W）。
• 搭建基于Synopsys PrimeTime与Cadence Tempus的时序分析平台，主导架构级时序预算分配：识别PHY层FFT模块的关键路径（占整体时序违例的65%），提出寄存器切割（Register Retiming）与逻辑重组方案，配合后端团队完成布局布线优化，最终芯片一次性流片通过时序收敛，较原计划提前2周进入量产阶段。

负责4G LTE多模基带芯片的系统架构设计与演进，制定支持Cat.12/Cat.18速率等级的架构方案，协调算法、前端、验证团队完成模块指标分解，重点优化芯片在多频段（B1/B3/B8）共存场景下的面积与功耗效率。

• 完成4G LTE Cat.18基带芯片架构升级，针对载波聚合（CA）需求设计双通道接收机架构：通过AMBA AHB-Lite总线实现两个独立基带处理单元（BPU）的并行调度，支持最大5CC（Component Carrier）聚合，实测下行峰值速率从300Mbps提升至600Mbps，同时保持模块间数据同步延迟小于1μs。
• 优化多模基带的存储架构：将传统分散的IRAM/DPRAM整合为统一内存控制器（UMC），采用地址空间映射与仲裁机制，减少30%的片上存储资源占用；配合算法团队完成LDPC译码算法的存储访问模式优化，使译码器访存带宽需求降低25%，有效缓解存储墙瓶颈。
• 主导FPGA原型验证平台搭建：基于Xilinx Kintex UltraScale+芯片实现架构级功能验证，集成MATLAB生成的测试向量与协议栈软件（L1-L3），完成300+项协议一致性测试（如TS 36.521），提前暴露硬件设计缺陷17项，将流片前的设计修正成本降低40%。
• 推动低功耗特性落地：设计基于业务类型的动态模块唤醒机制（如空闲态仅保留基带控制单元运行，功耗降至5mW；数据传输态激活全部计算模块），配合射频团队完成PSM（Power Saving Mode）协议适配，在终端实测中待机时间延长25%（从48小时提升至60小时）。

参与3G WCDMA基带芯片的系统设计，负责物理层算法与硬件的接口定义、性能评估及功耗建模，支撑团队完成从算法仿真到RTL实现的转化，重点解决HSPA+（High Speed Packet Access Plus）场景下的吞吐量与延迟矛盾。

• 搭建WCDMA物理层算法验证框架：基于MATLAB/Simulink实现信道编码（Turbo码）、速率匹配、交织等模块的浮点模型，通过定点化误差分析（Fixed-Point Analysis）确定Q15量化方案，使RTL实现与算法仿真的一致性达到99.2%，降低后续硬件调试周期30%。
• 优化HSPA+高速下行共享信道（HS-DSCH）的处理流水：识别Turbo译码与信道估计的串行依赖，提出双缓冲（Double Buffering）机制——允许译码模块在新数据输入时继续处理上一帧，使HS-DSCH峰值吞吐量从14.4Mbps提升至21Mbps，满足HSPA+ Rel.7的速率要求。
• 建立芯片功耗模型：基于Cadence Encounter Power分析工具，拆解各功能模块（如FFT、均衡器、控制逻辑）的动态/静态功耗占比，输出《3G基带芯片功耗分布报告》，为后续4G架构的低功耗设计提供数据支撑，其中关于“减少乘法器冗余翻转”的建议被4G项目采纳，降低静态功耗8%。
• 协同验证团队完成功能验证：编写SystemVerilog断言（SVA）覆盖3GPP TS 25.212规定的200+条协议规则，通过VCS仿真平台执行回归测试，发现并修复MAC-hs调度器中的时序错误3项，确保芯片一次性通过运营商实验室的协议一致性测试。

面向5G小基站的高性能低功耗基带芯片架构设计与实现

• 5G小基站作为宏基站的低成本补盲方案，需支持2.6GHz/3.5GHz双频段、100MHz带宽及≤1ms端到端延迟，但市场现有方案普遍存在功耗高（典型场景>2W）、高频段误码率易超1e-6的问题。本人作为芯片架构师，主导芯片整体架构设计、关键模块指标定义及跨团队（算法/IP/流片）协同攻关，目标是打造一款功耗≤1.5W、支持双频段高并发的低功耗基带芯片，填补公司在小基站芯片的空白。
• 项目面临两大核心挑战：一是3.5GHz高频段信号衰减快，邻频干扰（如FDD-LTE杂散）会导致LDPC译码误码率飙升；二是动态负载场景（空闲/峰值流量切换）下，传统静态DVFS无法兼顾响应速度与功耗优化。为此，本人引入LSTM负载预测模型，结合Cadence Genus功耗-性能联合仿真，从算法与硬件架构层面同步优化。
• 针对误码率问题，重构LDPC译码器为“分层异步+提前终止”架构——将传统全并行迭代改为按校验节点分批次异步计算，当错误概率低于阈值时提前退出，减少30%迭代次数；针对功耗平衡，设计动态功耗管理单元（DPMU），基于LSTM预测未来5ms负载需求，提前调整CPU/GPU/加速器的电压频率，替代滞后式DVFS。同时，用SystemVerilog实现可配置FFT加速器，支持1024/2048点变换，满足多频段FFT需求。
• 芯片流片后实测：功耗1.2W（较竞品低40%），3.5GHz频段误码率9.8e-7，支持双频段100MHz带宽。已进入三大运营商小基站集采名录，累计量产30万片，年营收贡献超5000万元。本人主导了架构创新与关键模块设计，解决了高频段性能与功耗的核心矛盾，为公司切入5G小基站芯片赛道奠定技术基础。

LTE-A Pro终端基带芯片接收机链路性能优化项目

• LTE-A Pro要求终端支持100MHz带宽、下行1Gbps吞吐量及-105dBm接收灵敏度，但公司现有终端芯片在邻频干扰（如WCDMA杂散）场景下SNR仅18dB（目标≥20dB），多径环境符号定时偏差导致误块率升至1e-3（目标≤5e-4）。本人作为高级芯片设计工程师，负责接收机前端（ADC+滤波器）与基带处理（同步+均衡）的协同优化，目标是提升灵敏度与抗干扰能力。
• 难点在于：1）窄带干扰的频率漂移导致传统FIR滤波器抑制效果波动；2）Gardner定时算法对多径相位抖动敏感，定时误差累积影响判决。为此，本人用ADS搭建链路级仿真平台，量化干扰对SNR的影响，并调研自适应陷波与改进定时算法的可行性。
• 针对窄带干扰，设计自适应窄带陷波器（ANF）——基于FFT实时检测干扰频率，动态调整陷波深度与带宽，将邻频干扰抑制提升25dB；针对定时问题，改进Gardner算法，引入前馈相位误差估计，将定时抖动方差降低40%。同时，优化ADC采样时钟，采用PLL抖动抑制技术将时钟抖动从100fs降至60fs，提升动态范围。此外，用MATLAB验证算法后移植到Verilog，完成硬件实现。
• 优化后接收机灵敏度达-107dBm（超目标2dB），邻频干扰下SNR稳定在21dB以上，多径误块率降至5e-4。方案应用于公司LTE-A Pro终端芯片，累计销量超200万片，助力获得某头部手机厂商定点资格。本人掌握了接收机系统级优化方法，从硬件实现到算法调优形成完整能力，为后续架构设计积累了系统思维。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。