负责5G/射频类芯片的FPGA原型验证全流程，涵盖方案设计、验证环境搭建、RTL功能收敛及跨团队协同，支撑芯片流片前功能与性能达标

• 主导某5G基站射频前端控制芯片的FPGA原型验证方案设计，基于Xilinx Vitis HLS完成算法加速模块的RTL映射，结合ModelSim搭建初始验证环境；针对高速ADC接口的时序收敛问题，运用Synopsys PrimeTime分析关键路径（涉及16个时钟域、23条跨域路径），优化流水线级数并将时钟约束精度从1ns调整至100ps，最终将验证周期从12周缩短至8.4周，保障芯片按时进入流片阶段
• 搭建基于Vivado的UVM验证环境，集成SystemVerilog断言（SVA）实现射频参数配置、功率控制等核心功能的85%覆盖；通过SVA捕获寄存器映射错误（导致功率等级输出偏移）、状态机跳转异常（低温下无法退出睡眠模式）等12个RTL级bug，均在流片前修复，避免潜在的芯片功能失效风险
• 协同数字设计团队解决跨时钟域（CDC）同步问题，采用Cadence JasperGold对双flip-flop同步器、握手协议进行形式验证，确认同步策略满足亚稳态容限要求；推动设计团队优化CDC路径的布局布线（将敏感信号与高频时钟线间距从0.2um扩大至0.5um），跨时钟域bug率从15%降至7%，提升验证效率
• 引入Python自动化脚本生成测试向量，替代手动编写的Tcl脚本，实现测试用例的批量生成（支持参数化配置）与结果解析；单轮FPGA原型测试时间从8小时缩短至2小时，验证吞吐量提升75%，支撑团队完成100+种射频场景的验证覆盖

聚焦消费电子芯片的FPGA验证，负责环境维护、功能验证及性能优化，解决低功耗、软硬件交互等关键问题

• 核心参与某TWS耳机充电盒主控芯片的FPGA验证，基于Altera Quartus Prime搭建验证平台，针对低功耗模式（深度睡眠、待机）切换功能设计多场景测试用例（涵盖突然断电、外部中断唤醒）；发现电源管理模块的时序漏洞（睡眠模式下SRAM供电未及时切断），修复后通过ESD测试（8kV接触放电）及量产前的可靠性验证
• 搭建基于SystemC的事务级验证模型（TLM），连接RTL与上层固件，提前验证固件与硬件的交互逻辑（如充电电流调节、LED状态反馈）；将软硬件联调时间从6周缩短至2.4周，减少60%的后期调试成本
• 优化验证环境可重用性，封装通用验证组件库（包括DDR3控制器验证IP、UART调试模块、PWM输出校验单元），后续3个项目复用率达70%，单项目环境搭建时间从3周缩短至1周，降低团队重复劳动
• 配合设计团队进行性能调优，用Xilinx ISE的Timing Analyzer分析FPGA原型中的数据处理延迟（原速率100Mbps），调整数据通路的分组方式（将8bit并行改为16bit并行）并优化FIFO深度，数据处理速率提升至150Mbps，满足充电盒快速充电的响应要求

协助资深工程师完成基础验证工作，包括测试向量生成、环境搭建及bug定位，积累FPGA验证全流程经验

• 协助搭建某工业控制芯片的FPGA验证平台，基于Vivado完成时钟复位模块的验证，生成120组测试向量（覆盖异步复位、时钟分频、时钟门控等场景）；通过ModelSim仿真确认模块功能正确，为后续CPU核移植奠定基础
• 定位RTL中的组合逻辑环路问题，利用Synopsys Design Compiler的综合报告（显示环路延迟1.2ns）找出问题点（某状态机的冗余反馈逻辑），协助设计团队修改代码，解决验证中的功能错误（状态机无法正常跳转）
• 编写验证文档，包括《测试用例说明手册》（覆盖50+功能点）、《Bug跟踪报告》（累计记录80+个问题及解决方法），文档被团队作为后续项目的模板，提升协作效率
• 学习并应用基于Vitis的硬件加速验证技术，参与某AIoT传感芯片的验证工作，负责传感器数据预处理模块的验证，积累了跨领域（AI+硬件）的验证经验

5G基站前传eCPRI接口25Gbps高速信号处理FPGA平台研发

• 项目背景：5G基站前传网络需支持eCPRI接口25Gbps速率，公司现有FPGA平台存在链路初始化失败率高（~5%）、功耗超规格15%的问题，无法满足运营商大规模部署需求。我的核心职责是主导FPGA端高速信号处理模块的架构设计、算法优化及硬件实现，目标是解决速率升级后的可靠性与能效问题。
• 关键难题：①25Gbps速率下CDR（时钟数据恢复）模块锁定时间长达12ms，导致链路初始化失败率高；②SerDes均衡算法适配不同厂商光模块时兼容性差，眼图张开度不足（仅0.5UI），误码率无法稳定在1e-12以下；③高速信号处理链路功耗占比达35%，超出平台能效目标。
• 核心行动：1. 针对CDR锁定慢问题，基于IEEE 802.3bs标准重新设计三阶线性相位环路滤波器，引入自适应增益控制（AGC）机制，将锁相环的捕获范围从±500ppm扩展至±1500ppm，同时优化环路带宽的动态调整策略；2. 针对SerDes均衡，设计基于多项式插值的自适应预加重算法，通过FPGA内部128个DSP Slice实现实时系数更新，适配不同光模块的传输损耗特性；3. 功耗优化上，采用门控时钟与电源域隔离技术，将高速信号处理链路的冗余模块功耗降低40%。
• 项目成果：CDR锁定时间缩短至2.8ms以内，链路初始化失败率降至0.08%；SerDes均衡后眼图张开度提升至0.85UI，误码率稳定在1e-12以下；平台整体功耗较之前下降22%，支撑公司5G前传基站产品年出货量达5万台。我主导的CDR与SerDes模块被纳入公司5G FPGA核心IP库，后续应用于3个省份的运营商试点项目。

工业以太网交换机10Gbps线速转发引擎FPGA实现

• 项目背景：工业以太网交换机需支持10Gbps端口低延迟转发（<1μs），但现有ASIC方案成本高、功能固化，无法满足工业场景的灵活配置需求。公司决定用FPGA实现转发引擎，我的职责是负责数据包解析、队列管理及流量调度模块的开发，目标是实现线速转发与工业级低延迟。
• 关键难题：①传统分组解析算法采用串行处理，10Gbps线速下延迟高达8μs，远超工业场景要求；②多优先级队列（8个优先级）调度采用静态加权轮询（WRR），易出现高优先级流量阻塞，调度公平性不足；③FPGA内部BRAM资源紧张，无法支撑大缓存需求。
• 核心行动：1. 流水线架构设计：将MAC地址解析、VLAN标签剥离、CRC校验分为三级流水线，每级用BRAM实现帧缓存，将单包处理延迟从8μs降至0.7μs；2. 调度算法优化：改进WRR算法，引入动态权重调整机制——基于队列的实时拥塞度（队列深度占总缓存的比例）实时调整权重，高优先级队列权重随拥塞度增加而提升，保证低延迟与高吞吐量的平衡；3. 资源优化：采用分布式BRAM架构，将大缓存拆分为多个小缓存分布在不同BRAM块，利用率提升30%。
• 项目成果：转发延迟稳定在0.7μs以内，支持10Gbps线速转发（吞吐量9.8Gbps）；调度公平性提升，高优先级流量的延迟抖动从1.2μs降至0.3μs。项目应用于公司工业以太网交换机产品，占据国内工业市场15%份额，我设计的流水线架构成为公司后续FPGA转发引擎的标准方案，获公司年度技术创新奖。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。