负责5G NR小基站基带处理FPGA原型的全流程验证，主导验证方案设计、测试用例开发及问题闭环，协同前端设计团队保障功能正确性与时序收敛，支撑流片前风险收敛。

• 主导搭建基于UVM 1.2的5G NR物理层协议栈验证平台，集成SystemVerilog断言（SVA）实现协议一致性检查，针对PDSCH/PUSCH信道编码、波束赋形等核心模块设计多场景测试向量，覆盖3GPP TS 38.211/38.212规定的12类边界条件，验证覆盖率从初始82%提升至98.7%，提前2周定位到LDPC译码器跨周期数据依赖导致的误码问题，避免流片后返工。
• 优化仿真验证效率，引入Xcelium仿真加速引擎与原型验证平台联动机制，将单轮回归测试时间从48小时压缩至12小时；针对多协议栈（MAC+PHY）交互验证复杂度高的痛点，设计分层激励注入框架，支持MAC层PDU动态拼接与PHY层时序约束同步，发现并修复3处跨层握手信号死锁问题，缺陷关闭率提升40%。
• 建立基于JIRA的验证缺陷管理系统，定义严重级（Blocker/Critical）缺陷0延迟响应流程，推动设计团队完善17项寄存器传输级（RTL）代码规范；主导编写《5G FPGA原型验证报告》，沉淀23个典型验证场景与解决模板，被后续Wi-Fi 7项目复用，缩短新员工上手周期30%。
• 协同DFT团队完成FPGA原型可测性设计验证，针对片上总线（AXI4-Lite）配置接口设计覆盖率驱动测试用例，验证所有控制寄存器读写状态及中断响应时序，确保硬件调试通道功能完备，支持流片后芯片级验证快速启动。

承担物联网网关边缘计算FPGA模块的功能验证，负责验证环境搭建、测试用例执行及问题定位，保障MCU协处理器、高速接口（PCIe/SerDes）等模块设计符合规格，支撑产品量产前验证闭环。

• 核心开发PCIe Gen3 x4接口验证环境，基于Synopsys VIP搭建事务级模型（TLM），设计包含错误注入（CRC错误、LTSSM状态跳转异常）的自动化测试套件，验证链路训练（LTSSM）、数据传输（TLP包收发）及电源管理（L0s/L1）功能，累计发现5处TSO分片异常、2处DLLP握手超时问题，修复后接口误码率降至1e-12以下。
• 针对SerDes高速串行链路验证难点，采用Cadence Xcelium仿真结合IBIS-AMI眼图分析，设计覆盖不同信噪比（SNR=10dB~25dB）、抖动（RMS Jitter=0.5ps~2ps）的场景，验证CDR锁相环锁定时间（<1μs）与均衡器补偿效果，确保10Gbps速率下数据可靠传输，支撑客户验收通过。
• 优化验证回归流程，基于Python开发测试用例参数化工具，将单场景测试脚本复用率从30%提升至75%；主导编写《物联网FPGA模块验证指南》，规范时钟域交叉（CDC）检查、复位树验证等方法，团队验证效率提升25%，缺陷遗漏率从1.2%降至0.3%以下。
• 参与MCU协处理器指令集验证，设计基于RISC-V架构的测试向量生成器，覆盖算术逻辑单元（ALU）、内存管理单元（MMU）及中断响应功能，通过覆盖率分析定位到2处分支预测逻辑错误，修复后指令执行正确率达99.99%。

协助完成通信接口（SPI/I2C/UART）及低速控制逻辑的FPGA验证，参与验证环境搭建、测试用例编写及基础问题定位，保障模块功能正确性。

• 独立完成UART模块验证，基于ModelSim编写Testbench，设计包含波特率误差（±2%）、奇偶校验错误、帧溢出等异常场景的测试用例，验证接收/发送FIFO的乒乓操作与流量控制功能，发现并修复1处接收超时中断未触发问题，模块验证通过率100%。
• 协助搭建SPI Flash控制器验证环境，设计主从模式切换测试场景，验证不同速率（1MHz~50MHz）下的指令（READ/WRITE/SE）交互正确性，输出《SPI Flash验证报告》，记录12个典型问题及解决方法，被团队纳入验证知识库。
• 参与FPGA板级验证，使用SignalTap II抓取实际硬件信号，对比仿真与实测波形差异，定位到1处I2C上拉电阻匹配不良导致的通信不稳定问题，推动硬件团队调整阻容参数，最终板级验证通过率提升至95%。
• 学习UVM验证框架基础，协助搭建简单验证平台，编写事务级激励生成器，实现寄存器读写操作的自动化测试，为后续复杂项目积累验证经验。

5G基站前传eCPRI接口25Gbps高速信号处理FPGA平台研发

• 项目背景：5G基站前传网络需支持eCPRI接口25Gbps速率，公司现有FPGA平台存在链路初始化失败率高（~5%）、功耗超规格15%的问题，无法满足运营商大规模部署需求。我的核心职责是主导FPGA端高速信号处理模块的架构设计、算法优化及硬件实现，目标是解决速率升级后的可靠性与能效问题。
• 关键难题：①25Gbps速率下CDR（时钟数据恢复）模块锁定时间长达12ms，导致链路初始化失败率高；②SerDes均衡算法适配不同厂商光模块时兼容性差，眼图张开度不足（仅0.5UI），误码率无法稳定在1e-12以下；③高速信号处理链路功耗占比达35%，超出平台能效目标。
• 核心行动：1. 针对CDR锁定慢问题，基于IEEE 802.3bs标准重新设计三阶线性相位环路滤波器，引入自适应增益控制（AGC）机制，将锁相环的捕获范围从±500ppm扩展至±1500ppm，同时优化环路带宽的动态调整策略；2. 针对SerDes均衡，设计基于多项式插值的自适应预加重算法，通过FPGA内部128个DSP Slice实现实时系数更新，适配不同光模块的传输损耗特性；3. 功耗优化上，采用门控时钟与电源域隔离技术，将高速信号处理链路的冗余模块功耗降低40%。
• 项目成果：CDR锁定时间缩短至2.8ms以内，链路初始化失败率降至0.08%；SerDes均衡后眼图张开度提升至0.85UI，误码率稳定在1e-12以下；平台整体功耗较之前下降22%，支撑公司5G前传基站产品年出货量达5万台。我主导的CDR与SerDes模块被纳入公司5G FPGA核心IP库，后续应用于3个省份的运营商试点项目。

工业以太网交换机10Gbps线速转发引擎FPGA实现

• 项目背景：工业以太网交换机需支持10Gbps端口低延迟转发（<1μs），但现有ASIC方案成本高、功能固化，无法满足工业场景的灵活配置需求。公司决定用FPGA实现转发引擎，我的职责是负责数据包解析、队列管理及流量调度模块的开发，目标是实现线速转发与工业级低延迟。
• 关键难题：①传统分组解析算法采用串行处理，10Gbps线速下延迟高达8μs，远超工业场景要求；②多优先级队列（8个优先级）调度采用静态加权轮询（WRR），易出现高优先级流量阻塞，调度公平性不足；③FPGA内部BRAM资源紧张，无法支撑大缓存需求。
• 核心行动：1. 流水线架构设计：将MAC地址解析、VLAN标签剥离、CRC校验分为三级流水线，每级用BRAM实现帧缓存，将单包处理延迟从8μs降至0.7μs；2. 调度算法优化：改进WRR算法，引入动态权重调整机制——基于队列的实时拥塞度（队列深度占总缓存的比例）实时调整权重，高优先级队列权重随拥塞度增加而提升，保证低延迟与高吞吐量的平衡；3. 资源优化：采用分布式BRAM架构，将大缓存拆分为多个小缓存分布在不同BRAM块，利用率提升30%。
• 项目成果：转发延迟稳定在0.7μs以内，支持10Gbps线速转发（吞吐量9.8Gbps）；调度公平性提升，高优先级流量的延迟抖动从1.2μs降至0.3μs。项目应用于公司工业以太网交换机产品，占据国内工业市场15%份额，我设计的流水线架构成为公司后续FPGA转发引擎的标准方案，获公司年度技术创新奖。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。