负责12英寸28nm逻辑芯片量产线良率提升全流程管理，聚焦光刻、刻蚀、薄膜沉积三大核心工艺，通过缺陷溯源、工艺窗口优化及跨部门协同，推动良率从85%向90%爬坡，工作边界覆盖YMS系统数据建模、DOE实验设计及失效分析（FA）闭环。

• 主导28nm产品良率异常攻坚：针对Q2批次晶圆良率骤降3%问题，使用KLA Archer 500缺陷检测设备定位金属层桥接缺陷集中于WAT测试结构，结合SEM-EDS分析确认系铜互连刻蚀后残留聚合物导致；牵头工艺、设备、量测团队开展5轮DOE，优化刻蚀机（Lam 2300）射频功率与腔室压力参数，将缺陷密度从0.8/cm²降至0.3/cm²，良率回升至目标值+0.5%。
• 搭建关键工艺窗口监控体系：基于SPC统计过程控制理论，筛选光刻（ASML NXT 1980Di）套刻误差（OVL）、薄膜应力（FSM）等12个CTQ参数，开发YMS系统自动预警模型，将异常响应时间从48小时压缩至6小时；推动量测频率从每片抽检调整为全检关键层，提前拦截3批次因光刻胶厚度波动导致的图形失真，避免1200片晶圆报废。
• 推动新材料导入良率验证：配合先进制程预研，主导低k介质（k=2.5）沉积工艺（TEL Centura Rapier）良率爬坡，通过设计正交实验优化等离子体源功率与气体比例（C4F8/O2/N2），解决初期击穿电压偏低问题；建立缺陷分类（Particle/Scratch/Etch Residue）数据库，3个月内将良率从78%提升至85%，支撑该材料通过客户认证。
• 设计预防性良率改善方案：基于历史良率数据挖掘（Minitab相关性分析），识别刻蚀均匀性与腔室清洁周期强关联，将原7天清洁周期缩短至5天；联合设备工程师优化腔室等离子体分布算法，使工艺腔室间差异从±3%降至±1%，年度减少因腔室匹配不良导致的良率损失约200万美金。

负责8英寸40nm BCD工艺平台良率优化，重点解决接触孔电阻异常、钝化层针孔等典型失效问题，工作覆盖从晶圆入库到出货全生命周期数据跟踪，需协同光刻、注入、CMP等工序团队完成良率提升目标。

• 攻克接触孔电阻超规问题：针对40nm PMOS管接触孔方块电阻离散度大（3σ=12%），使用四探针量测（KLA Tencor SP-5）结合TEM截面分析，发现系注入后退火温度梯度不均导致掺杂激活不足；调整快速热退火（RTP）设备（Applied Materials Centura RTP）温区分布，将方块电阻离散度压缩至8%，对应芯片漏电流超标率下降60%。
• 优化钝化层可靠性良率：量产中发现部分芯片经HTOL测试后出现钝化层裂纹，通过XPS表面成分分析锁定系氮化硅/氧化硅界面应力累积；引入低温PECVD工艺（Lam TCP 9600）调整膜层应力（从+1.2GPa降至+0.5GPa），并增加等离子体后处理步骤，使1000小时HTOL失效率从0.7%降至0.2%，支撑产品通过AEC-Q100车规认证。
• 建立缺陷根因分类标准：梳理40nm产线TOP5缺陷模式（占比75%），编制《良率失效分析手册》，明确光学检测（AOI）与扫描电镜（SEM）的分级判定规则；推动量测站增加关键层3D轮廓量测（Zygo NewView），将缺陷误判率从15%降至5%，缩短FA周期30%。
• 支撑新产品良率快速爬坡：负责首颗40nm电池管理IC量产，通过前期工艺仿真（Silvaco TCAD）预判光刻胶显影不充分风险，提前调整显影液浓度（从2.3%升至2.5%）与软烤温度（95℃→100℃）；量产首月良率达82%（行业平均78%），获客户‘最佳交付质量奖’。

初始负责6英寸55nm NOR Flash工艺整合，后期主动申请转入良率提升组，聚焦光刻对准精度、离子注入均匀性等基础工艺问题，完成从工艺执行到良率分析的能力迁移。

• 优化光刻套刻精度：针对55nm NOR Flash字线偏移超规（3σ=25nm），通过调整掩膜版CD均匀性（从±12nm至±8nm）及光刻机（SMEE i-line）工件台校准频率（每日→每班），将套刻误差控制在18nm内，支撑存储单元尺寸缩小10%，单die容量提升16%。
• 改善离子注入均匀性：量产中发现源漏极掺杂浓度波动（3σ=12%），使用Maptron离子注入机（Axcelis Optima）的束流扫描参数优化，结合晶圆旋转速度动态调整，将方块电阻均匀性从±8%提升至±4%，对应芯片读取速度一致性显著增强。
• 初步建立良率分析能力：协助资深工程师完成月度良率报告，学习使用YMS系统提取关键工艺参数（如刻蚀速率、退火温度），通过Excel VBA编写数据透视表，识别出CMP抛光垫磨损与金属线宽偏差的相关性，提出增加垫清洗频次的改进建议，良率季度环比提升1.2%。

12英寸晶圆级先进封装SiP模组良率提升项目

• 项目背景：公司承接某头部消费电子客户的SiP（System in Package）模组代工订单，初期量产良率仅72%，低于客户要求的85%交付标准，核心问题是封装流程中“重布线层（RDL）与芯片凸点连接失效”及“底部填充胶（Underfill）空洞缺陷”导致批量报废。我的总体职责是主导全流程工艺整合与良率攻关，统筹设计、材料、设备跨部门协作，定位根因并推动解决方案落地。
• 解决的关键难题：① RDL与Bump连接可靠性问题——经SEM+FIB失效分析发现，RDL铜箔因电镀时晶粒取向杂乱导致界面结合力不足，占良率损失的20%；② Underfill空洞缺陷率高（15%）——传统点胶工艺导致胶液流动不均，气泡残留于芯片与基板间隙。技术上需结合材料特性与工艺参数协同优化。
• 核心行动与创新：1. 针对RDL问题，调整电镀工艺参数——将电流密度从2 ASD降至1.5 ASD，并增加“低温退火（180℃/30min）”步骤，通过晶粒定向生长改善铜箔界面结合力；2. 针对Underfill空洞，采用CFD仿真优化点胶路径（将点胶速度从5ml/min降至3ml/min，压力从0.3MPa提升至0.5MPa），同时设计梯度固化曲线（120℃/30min→150℃/30min），减少气泡膨胀应力；3. 牵头搭建“封装失效数据库”，引入机器学习算法关联工艺参数与良率数据，实现不良提前预警。
• 量化成果与价值：项目实施后，SiP模组良率提升至89.5%，超客户要求4.5个百分点；年新增营收约3000万元，单颗模组生产成本降低15%；该方案被纳入公司SiP工艺标准库，我个人获“年度良率攻关突出贡献奖”。此项目推动我从“单一工艺优化”向“全流程良率管控”的能力升级。

8英寸MEMS传感器晶圆刻蚀工艺一致性优化项目

• 项目背景：公司切入MEMS传感器代工领域，初期量产中晶圆内刻蚀速率均匀性仅±8%，导致传感器灵敏度偏差达±7%，远超客户要求的±5%。我的角色是负责刻蚀工艺的参数优化与腔室改造，解决工艺一致性问题以满足传感器性能需求。
• 解决的关键难题：① 反应腔室等离子体分布不均——角落区域等离子体密度比中心低30%，导致刻蚀速率差异；② 刻蚀气体流量波动——传统MFC（质量流量控制器）响应延迟，导致气体配比不稳定。需从腔室设计与气体控制两方面协同改进。
• 核心行动与创新：1. 用Langmuir探针诊断等离子体参数，调整腔室电极布局——在边缘区域增加2组射频线圈，使等离子体密度均匀性提升至±10%；2. 引入带实时校准功能的MFC系统，采用PID算法闭环控制气体流量，将SF6/CHF3/O2混合气体的流量波动从±5%降至±1%；3. 优化刻蚀配方——将刻蚀时间从60s延长至70s，平衡各向异性与均匀性。
• 量化成果与价值：刻蚀速率均匀性提升至±4.2%，传感器灵敏度偏差控制在±3.5%以内，完全满足客户规格；助力公司获得该客户的长期MEMS代工订单（年订单额约2000万元）；此项目奠定了我在MEMS工艺领域的专业基础，后续主导了多代传感器的刻蚀工艺迭代。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。