负责12英寸晶圆厂CIS（图像传感器）产品55nm-28nm制程全流程良率管理，覆盖光刻、刻蚀、薄膜沉积及CMP关键工序，协同工艺整合（PIE）、设备工程（ME）、质量管控（QE）团队制定良率提升策略，目标年度良率提升3%-5%并降低百万分之缺陷数（DPPM）。

• 主导某CIS主力产品（像素尺寸1.4μm）量产爬坡期良率瓶颈攻关，针对晶圆边缘（Edge Lot）良率偏低问题（初始良率92%），通过KLA-Tencor 8900缺陷检测系统结合AI缺陷分类模型（基于ResNet50训练），定位到光刻胶显影后边缘残胶导致的短路缺陷；联合光刻工艺团队调整显影液温度梯度（由85℃±2℃优化至85℃±1℃）并增加边缘吹扫压力（从3psi提升至5psi），配合DOE验证12组参数组合，4周内将边缘良率提升至96.5%，单月挽回损失约80万美元。
• 针对刻蚀工序中关键层（金属钨栓塞层）套刻偏差（Overlay Error）超规问题（偏差均值0.8nm→目标≤0.5nm），引入EUV光刻多层对准标记（Multi-Layer Alignment Mark）并结合ASML TWINSCAN NXT:2000i光刻机的SMO（扫描式掩模优化）功能，同步优化刻蚀机（TEL Centura DPS II）的射频功率（RF Power）与腔室压力（Chamber Pressure）匹配关系；通过SPC（统计过程控制）实时监控200+批次数据，最终将套刻偏差均值稳定在0.4nm，良率因套刻不良导致的损失下降65%。
• 搭建CIS产品良率预测模型，整合工艺参数（如CMP抛光速率、薄膜应力）、缺陷数据（颗粒度、桥接类型）及量测数据（膜厚均匀性），采用XGBoost算法训练预测模型，准确率达89%；模型上线后提前72小时预警3批次潜在良率风险，协助团队拦截良率下滑，年度节省预防成本超150万元。
• 推动建立跨部门良率改善闭环机制，定义‘缺陷发现-根因分析-措施验证-标准化’四阶段流程，主导编制《CIS良率提升SOP》，将平均问题解决周期从14天缩短至7天；该机制被推广至公司其他产品线，年度整体良率提升贡献度达22%。

聚焦6英寸/8英寸特色工艺线（BCD、MEMS）良率优化，负责模拟电路（电源管理IC）及传感器产品的良率异常分析，协同设备团队完成工艺参数校准，支撑产线良率从85%向90%突破。

• 处理某电源管理IC（PMIC）量产良率波动问题（月均良率87%±3%），通过Wafer Sort数据关联分析锁定测试失效集中于ESD保护模块；利用FIB（聚焦离子束）对失效芯片进行截面分析，发现金属层（Al-Cu）电迁移（EM）异常；追溯至溅射工序（Applied Materials Endura 5500），确认靶材溅射速率波动（标准差0.8Å/s→目标≤0.5Å/s）导致膜厚均匀性不足；协调设备工程师优化靶材预溅射时间（从60s延长至90s）并增加在线膜厚监控（采用Filmetrics F20），3个月内将良率稳定至91.2%，季度出货量提升15%。
• 主导MEMS麦克风产品（电容式）良率提升项目，针对封装后灵敏度漂移问题（不良率8%），通过X射线检测发现背腔刻蚀过深（设计深度20μm→实际25±3μm）；联合刻蚀工艺团队调整电感耦合等离子体（ICP）的Cl2/Ar气体比例（由4:1优化至5:1）并降低射频功率（从300W降至250W），配合SEM（扫描电子显微镜）实时监测刻蚀形貌，将背腔深度偏差控制在±1μm内，良率因漂移导致的不良率降至1.2%。
• 搭建产线快速良率诊断工具包，集成KLA缺陷分类报告、量测数据趋势图及SPC控制图，实现良率异常30分钟内定位关键工序；工具上线后，异常响应效率提升40%，获部门‘年度创新改进奖’。

参与8英寸晶圆厂逻辑芯片（0.18μm）工艺开发，负责光刻、刻蚀工序工艺参数调试，同步收集良率相关数据并反馈至良率团队，为后续量产良率爬坡奠定基础。

• 参与0.18μm逻辑芯片光刻工艺开发，主导DUV（深紫外）光刻机（ASML TWINSCAN XT:1250）的掩模对准（Alignment）参数优化，通过调整曝光能量（从18mJ/cm²优化至16.5mJ/cm²）与焦距（Focus）补偿（+0.5μm），将关键层（有源区）线宽均匀性（CD Uniformity）从±3nm提升至±1.8nm，为量产良率（初始82%）提升提供工艺窗口。
• 协助良率团队分析早期试产良率低（75%）问题，通过统计失效芯片的缺陷分布（主要集中于刻蚀后通孔缺失），定位到刻蚀气体（CHF3/O2）流量配比偏移；建议将CHF3流量从200sccm增加至220sccm并优化射频偏压（RF Bias），试产良率逐步提升至85%，为后续量产验证提供关键数据支撑。
• 建立工艺参数与良率关联数据库，记录100+组光刻/刻蚀工艺参数与对应批次良率的相关性，输出《工艺参数对良率影响分析报告》，被纳入公司新员工培训材料。

14nm FinFET工艺接触孔（Contact）良率提升攻关项目

• 项目背景：公司14nm FinFET工艺进入量产爬坡关键期，但接触孔良率仅82%，导致单月报废晶圆超1200片，直接拉高单芯片成本约18%；核心目标是将接触孔良率提升至90%以上，支撑产能从每月3万片向5万片扩展。我作为PIE主导跨部门（前道工艺、量测、设备工程）攻关，负责从问题定位到方案落地的全流程闭环。
• 关键难题与技术：通过SEM/EDS、TEM分层分析发现两大核心缺陷——①接触孔底部残留5-10nm厚的SiNx薄膜（来自STI工艺的侧墙残留），阻碍钨塞（W Plug）完全填充形成空洞；②CVD钨沉积时，反应副产物WFx在孔壁形成致密聚合物，加剧填充不连续。传统清洗工艺（SC-1）无法有效去除SiNx，而常规钨沉积参数未针对FinFET的高深宽比接触孔优化。
• 核心行动与创新：①优化前道清洗方案：将原有SC-1清洗替换为“DHF（1:100稀释氢氟酸）预浸+ SC-1主清洗”，利用DHF选择性腐蚀SiNx，将残留厚度控制在2nm以内；②重构CVD钨工艺：将沉积温度从450℃提升至480℃（增强钨原子热扩散能力）、腔室压力从20Torr降至15Torr（减少WFx副产物生成），并引入“WF6/H2脉冲交替注入”模式（脉冲频率10Hz），降低孔壁聚合物厚度约40%；③建立实时监控体系：用在线椭偏仪监测清洗后表面羟基含量（目标≤5nm），结合量测数据反馈调整工艺窗口，确保一致性。
• 项目成果：3个月内接触孔良率提升至93.5%，单月报废晶圆减少至150片以内，年节省制造成本约6000万元；该方案被纳入公司14nm工艺SOP，并作为“高深宽比接触孔良率优化”的标准方法推广至12nm工艺开发，支撑了公司旗舰手机芯片的量产交付。我个人因此获部门“年度良率突破奖”。

28nm逻辑芯片STI缺陷密度降低与漏电管控项目

• 项目背景：公司28nm逻辑芯片量产时，STI（浅沟槽隔离）缺陷密度高达0.8个/cm²，导致后续栅极氧化层漏电不良率超10%，客户退货率攀升至3%。我作为工艺工程师，负责STI段缺陷根因分析与工艺优化，目标是降低缺陷密度至0.3个/cm²以下，提升产品可靠性。
• 关键难题与技术：通过AFM、XPS及光学显微镜联用分析，缺陷主要为“STI CMP侵蚀”——隔离区SiO2被过度研磨，厚度从设计的300nm减薄至250nm以下，引发栅极穿通漏电。进一步排查发现，CMP浆料的SiO2研磨颗粒尺寸分布宽（10-100nm），大颗粒易造成局部过研磨；同时研磨压力过高（3.5psi）加剧了隔离区损伤。
• 核心行动与创新：①材料端优化：更换CMP浆料供应商，选用颗粒尺寸分布窄（20-50nm）的产品，大颗粒占比从8%降至1%以下；②工艺参数调整：将CMP压力从3.5psi降至2.8psi，减少机械应力对SiO2的损伤；③后处理强化：增加后清洗步骤的超声功率（从50W升至80W），采用“NH4OH+H2O2”混合液去除表面残留浆料颗粒，避免二次污染；④建立在线监测：用光谱反射仪（SR）每片晶圆检测STI厚度，设定±10nm的控制限，异常时自动触发工艺调整。
• 项目成果：6个月内STI缺陷密度降至0.22个/cm²，栅极漏电不良率降至0.8%以内，28nm产品良率提升15%；客户退货率下降80%，该工艺方案获公司年度“技术创新奖”，并应用于后续28nm低功耗衍生节点，支撑了物联网芯片的大规模出货。此项目也让我从“工艺执行”转向“问题根因分析与系统性优化”，积累了跨部门协作与标准制定的经验。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。