负责12英寸晶圆厂55nm-28nm逻辑芯片量产线良率提升，主导光刻、刻蚀、薄膜沉积关键工序波动分析与失效根因定位，协同工艺/设备/质量团队制定改善方案，目标将量产良率从85%提升至90%+。

• 主导55nm平台新品量产良率爬坡项目，面对初期良率仅82%（目标88%）的挑战，运用SPC（统计过程控制）识别光刻工序套刻偏差异常波动（CPK=1.1→1.3），通过OPC模型二次修正结合在线SPI（扫描式电子束量测）实时监控，将套刻精度从±4nm压缩至±2.5nm；同步引入基于机器学习的缺陷分类算法（ResNet模型），筛选高风险晶圆进行针对性湿法清洗（调整NH4OH浓度从28%至32%），3个月内良率提升至87%，单月增益超120万美元。
• 针对金属层电迁移（EM）导致的良率波动（月均失效率3.2%），牵头跨部门FMEA（失效模式分析），通过FIB（聚焦离子束）制样与TEM（透射电镜）观察确认铝线晶界处空洞缺陷，结合高温加速寿命测试（150℃/1000h）验证失效机理；优化退火工艺温度曲线（420℃→450℃保温30min），使EM失效率下降65%，对应产品良率稳定在98.2%以上，季度客户退货率降低40%。
• 解决刻蚀工序均匀性偏差问题：发现腔室侧壁沉积导致边缘区域刻蚀速率偏差达15%（目标≤5%），使用OES（光学发射光谱）分析等离子体组分，调整射频功率分配（上电极1500W→1300W，下电极1200W→1800W）并缩短腔室清洁周期（80片/次→60片/次），刻蚀均匀性优化至±2.8%，支撑光刻对准精度提升（CD均匀性从±3.5nm→±2.1nm），间接推动良率增长2%。
• 搭建良率预测模型：整合CD-SEM（关键尺寸量测）、XRC（晶圆级反射率量测）量测数据，AOI（自动光学检测）缺陷分布及工艺参数（温度/压力/气体流量），运用随机森林算法训练预测模型，预测准确率达89%；通过模型提前2周预警2次潜在良率下滑（涉及光刻胶残留、刻蚀过蚀），指导工艺预防性调整，全年避免损失超500万美元。

聚焦40nm成熟制程良率维护与瓶颈突破，负责CVD（化学气相沉积）、CMP（化学机械抛光）工序异常处理，目标维持量产良率≥97%并降低缺陷密度。

• 处理40nm NAND Flash产品CMP后表面划伤问题（良率损失5%），通过AOI图像识别定位划伤集中于Pad边缘，结合扫描电镜（SEM）分析确认是抛光垫颗粒脱落导致；优化抛光垫清洗频率（每150片→每100片）并更换低硬度抛光液（硬度从7H→5H），划伤缺陷密度下降82%，良率回升至97.8%，月产能提升3000片。
• 主导CVD钨塞空洞失效改善：某批次产品电性测试发现接触电阻异常，拆片后TEM观察显示钨塞内部存在微空洞（直径0.5-2μm）；追溯工艺发现预清洗步骤射频功率不足（200W→250W）导致表面氧化层未彻底去除，调整后空洞发生率从3.1%降至0.5%，对应良率提升1.2%，年节省成本超200万元。
• 建立关键工序预警机制：针对PVD铜籽晶层厚度波动（CV值＞8%），引入在线XRF（X射线荧光）实时量测，设定±5%厚度阈值触发报警，配合调整溅射气体Ar流量（从20sccm→25sccm）稳定沉积速率，CV值优化至4.5%，支撑后续电镀均匀性提升，间接降低短路缺陷率15%。
• 协同设备团队优化干法刻蚀机腔室匹配：新导入的刻蚀机（应用材料Centura）与旧机型存在工艺偏差（刻蚀速率差异±10%），通过DOE（实验设计）验证气体比例（Cl2/BCl3从4:1→5:1）、压力（2mTorr→2.5mTorr）对速率的影响，输出匹配参数表，使新旧设备工艺一致性达95%以上，减少转线调机时间40%。

参与28nm逻辑芯片新制程导入，负责光刻-刻蚀-薄膜工艺模块整合，验证工艺窗口与良率潜力，为后续良率提升奠定基础。

• 主导28nm SRAM单元光刻工艺开发：针对密集线宽（90nm）套刻偏差问题，使用ArFi（浸没式光刻）多重曝光技术，优化掩膜版偏置（OPC修正量+0.8nm）与曝光能量（从18mJ/cm²→16mJ/cm²），使关键尺寸CD均匀性从±5nm→±2.5nm，支撑后续刻蚀对准精度提升，单元良率从75%提升至88%。
• 验证刻蚀-薄膜工艺匹配性：新导入的高k介质（HfO2）薄膜沉积后，刻蚀速率异常偏高（3000Å/min→4500Å/min），通过XPS（X射线光电子能谱）分析发现界面层（SiOx）厚度增加（0.5nm→1.2nm），调整刻蚀气体（CF4/O2从3:1→2:1）降低氧化反应速率，刻蚀选择性优化至100:1，避免过蚀导致的栅极损伤，单元良率稳定在85%以上。
• 搭建新制程良率基线：收集前3批次量产数据（共1500片），建立包含12项关键指标（CD均匀性、套刻精度、缺陷密度等）的良率分析模板，识别出光刻胶残留（占比良率损失22%）为主要瓶颈，推动涂胶显影机增加Post Exposure Bake（PEB）温度均匀性校准（±1℃→±0.5℃），残留缺陷率下降60%，为新制程量产良率达标（82%）提供保障。

14nm FinFET车规级芯片栅极氧化层缺陷率优化项目

• 项目背景：公司承接头部车企车规级MCU的14nm FinFET工艺量产订单，核心要求栅极氧化层（SiO₂）针孔缺陷率≤1%。但试产阶段缺陷率达5%，导致晶圆良率不足80%，无法满足客户交付标准。我作为工艺开发模块核心负责人，主导缺陷根因分析与工艺优化全流程。
• 关键难题与技术方案：缺陷为纳米级针孔（＜20nm），传统SEM/EDS难以精准定位；且涉及清洗、热氧化、光刻多工序交互影响，溯源难度大。我牵头引入AFM（原子力显微镜）+FIB（聚焦离子束）截面制样组合技术，实现缺陷三维形貌表征；同时搭建SPC（统计过程控制）系统，关联12道前置工序的200+参数，锁定异常变量。
• 核心行动与创新：通过AFM-FIB分析发现，清洗工序HF溶液残留（＞10ppb）会弱化硅表面晶格，热氧化时易形成针孔。针对性优化三方面：1）调整DIW冲洗时间从30s延长至60s，引入在线电导率传感器实时监控，将HF残留降至＜1ppb；2）优化氧化炉管温场均匀性，通过调整加热棒功率分布，把炉内温差从±3℃压缩至±1℃；3）建立“清洗-氧化”工序联动模型，用随机森林算法预测残留风险，提前触发报警。
• 项目成果与价值：缺陷率降至0.25%，低于客户要求5倍；量产良率提升至92%，支撑公司拿下该客户3年1.5亿元订单。我个人主导的“多工序联动缺陷溯源方法”被纳入公司工艺标准库，获年度“工艺突破一等奖”。

28nm CMOS器件接触孔铜填充空洞率优化项目

• 项目背景：公司28nm逻辑芯片产品进入量产爬坡期，接触孔（Contact Hole）铜填充空洞率高达8%，导致器件漏电流超标，良率卡在85%无法提升。我作为工艺工程师，参与“接触孔良率提升专项”，负责沉积与填充工序的优化。
• 关键难题与技术路径：空洞根源在于钽阻挡层（Ta/TaN）与硅表面结合力不足，导致铜浆渗透不均。我用XPS（X射线光电子能谱）分析发现，阻挡层氮含量偏高（＞3%）是主因——高氮会降低铜的润湿性。需调整PVD（物理气相沉积）参数，同时改善接触孔表面预处理工艺。
• 核心行动与技术突破：1）优化PVD溅射工艺，将氩气流量从30sccm降至20sccm，溅射功率从1500W调至1200W，使阻挡层氮含量降至1.2%；2）引入Ar等离子体预处理，在接触孔侧壁形成纳米级粗糙结构，提升阻挡层附着力；3）同步调整铜电镀的添加剂配比，增强铜在细孔内的填充能力。
• 项目成果与价值：接触孔空洞率降至0.8%，器件漏电流降低40%，量产良率提升至93%；单月节省不良晶圆成本约1800万元。该项目优化方案被复制到公司同制程其他产品，累计产生年效益超5000万元，我也借此晋升为资深工艺工程师。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。