负责12英寸晶圆厂CIS（图像传感器）产品55nm-28nm制程全流程良率管理，覆盖光刻、刻蚀、薄膜沉积及CMP关键工序，协同工艺整合（PIE）、设备工程（ME）、质量管控（QE）团队制定良率提升策略，目标年度良率提升3%-5%并降低百万分之缺陷数（DPPM）。

• 主导某CIS主力产品（像素尺寸1.4μm）量产爬坡期良率瓶颈攻关，针对晶圆边缘（Edge Lot）良率偏低问题（初始良率92%），通过KLA-Tencor 8900缺陷检测系统结合AI缺陷分类模型（基于ResNet50训练），定位到光刻胶显影后边缘残胶导致的短路缺陷；联合光刻工艺团队调整显影液温度梯度（由85℃±2℃优化至85℃±1℃）并增加边缘吹扫压力（从3psi提升至5psi），配合DOE验证12组参数组合，4周内将边缘良率提升至96.5%，单月挽回损失约80万美元。
• 针对刻蚀工序中关键层（金属钨栓塞层）套刻偏差（Overlay Error）超规问题（偏差均值0.8nm→目标≤0.5nm），引入EUV光刻多层对准标记（Multi-Layer Alignment Mark）并结合ASML TWINSCAN NXT:2000i光刻机的SMO（扫描式掩模优化）功能，同步优化刻蚀机（TEL Centura DPS II）的射频功率（RF Power）与腔室压力（Chamber Pressure）匹配关系；通过SPC（统计过程控制）实时监控200+批次数据，最终将套刻偏差均值稳定在0.4nm，良率因套刻不良导致的损失下降65%。
• 搭建CIS产品良率预测模型，整合工艺参数（如CMP抛光速率、薄膜应力）、缺陷数据（颗粒度、桥接类型）及量测数据（膜厚均匀性），采用XGBoost算法训练预测模型，准确率达89%；模型上线后提前72小时预警3批次潜在良率风险，协助团队拦截良率下滑，年度节省预防成本超150万元。
• 推动建立跨部门良率改善闭环机制，定义‘缺陷发现-根因分析-措施验证-标准化’四阶段流程，主导编制《CIS良率提升SOP》，将平均问题解决周期从14天缩短至7天；该机制被推广至公司其他产品线，年度整体良率提升贡献度达22%。

聚焦6英寸/8英寸特色工艺线（BCD、MEMS）良率优化，负责模拟电路（电源管理IC）及传感器产品的良率异常分析，协同设备团队完成工艺参数校准，支撑产线良率从85%向90%突破。

• 处理某电源管理IC（PMIC）量产良率波动问题（月均良率87%±3%），通过Wafer Sort数据关联分析锁定测试失效集中于ESD保护模块；利用FIB（聚焦离子束）对失效芯片进行截面分析，发现金属层（Al-Cu）电迁移（EM）异常；追溯至溅射工序（Applied Materials Endura 5500），确认靶材溅射速率波动（标准差0.8Å/s→目标≤0.5Å/s）导致膜厚均匀性不足；协调设备工程师优化靶材预溅射时间（从60s延长至90s）并增加在线膜厚监控（采用Filmetrics F20），3个月内将良率稳定至91.2%，季度出货量提升15%。
• 主导MEMS麦克风产品（电容式）良率提升项目，针对封装后灵敏度漂移问题（不良率8%），通过X射线检测发现背腔刻蚀过深（设计深度20μm→实际25±3μm）；联合刻蚀工艺团队调整电感耦合等离子体（ICP）的Cl2/Ar气体比例（由4:1优化至5:1）并降低射频功率（从300W降至250W），配合SEM（扫描电子显微镜）实时监测刻蚀形貌，将背腔深度偏差控制在±1μm内，良率因漂移导致的不良率降至1.2%。
• 搭建产线快速良率诊断工具包，集成KLA缺陷分类报告、量测数据趋势图及SPC控制图，实现良率异常30分钟内定位关键工序；工具上线后，异常响应效率提升40%，获部门‘年度创新改进奖’。

参与8英寸晶圆厂逻辑芯片（0.18μm）工艺开发，负责光刻、刻蚀工序工艺参数调试，同步收集良率相关数据并反馈至良率团队，为后续量产良率爬坡奠定基础。

• 参与0.18μm逻辑芯片光刻工艺开发，主导DUV（深紫外）光刻机（ASML TWINSCAN XT:1250）的掩模对准（Alignment）参数优化，通过调整曝光能量（从18mJ/cm²优化至16.5mJ/cm²）与焦距（Focus）补偿（+0.5μm），将关键层（有源区）线宽均匀性（CD Uniformity）从±3nm提升至±1.8nm，为量产良率（初始82%）提升提供工艺窗口。
• 协助良率团队分析早期试产良率低（75%）问题，通过统计失效芯片的缺陷分布（主要集中于刻蚀后通孔缺失），定位到刻蚀气体（CHF3/O2）流量配比偏移；建议将CHF3流量从200sccm增加至220sccm并优化射频偏压（RF Bias），试产良率逐步提升至85%，为后续量产验证提供关键数据支撑。
• 建立工艺参数与良率关联数据库，记录100+组光刻/刻蚀工艺参数与对应批次良率的相关性，输出《工艺参数对良率影响分析报告》，被纳入公司新员工培训材料。

12英寸晶圆级先进封装SiP模组良率提升项目

• 项目背景：公司承接某头部消费电子客户的SiP（System in Package）模组代工订单，初期量产良率仅72%，低于客户要求的85%交付标准，核心问题是封装流程中“重布线层（RDL）与芯片凸点连接失效”及“底部填充胶（Underfill）空洞缺陷”导致批量报废。我的总体职责是主导全流程工艺整合与良率攻关，统筹设计、材料、设备跨部门协作，定位根因并推动解决方案落地。
• 解决的关键难题：① RDL与Bump连接可靠性问题——经SEM+FIB失效分析发现，RDL铜箔因电镀时晶粒取向杂乱导致界面结合力不足，占良率损失的20%；② Underfill空洞缺陷率高（15%）——传统点胶工艺导致胶液流动不均，气泡残留于芯片与基板间隙。技术上需结合材料特性与工艺参数协同优化。
• 核心行动与创新：1. 针对RDL问题，调整电镀工艺参数——将电流密度从2 ASD降至1.5 ASD，并增加“低温退火（180℃/30min）”步骤，通过晶粒定向生长改善铜箔界面结合力；2. 针对Underfill空洞，采用CFD仿真优化点胶路径（将点胶速度从5ml/min降至3ml/min，压力从0.3MPa提升至0.5MPa），同时设计梯度固化曲线（120℃/30min→150℃/30min），减少气泡膨胀应力；3. 牵头搭建“封装失效数据库”，引入机器学习算法关联工艺参数与良率数据，实现不良提前预警。
• 量化成果与价值：项目实施后，SiP模组良率提升至89.5%，超客户要求4.5个百分点；年新增营收约3000万元，单颗模组生产成本降低15%；该方案被纳入公司SiP工艺标准库，我个人获“年度良率攻关突出贡献奖”。此项目推动我从“单一工艺优化”向“全流程良率管控”的能力升级。

8英寸MEMS传感器晶圆刻蚀工艺一致性优化项目

• 项目背景：公司切入MEMS传感器代工领域，初期量产中晶圆内刻蚀速率均匀性仅±8%，导致传感器灵敏度偏差达±7%，远超客户要求的±5%。我的角色是负责刻蚀工艺的参数优化与腔室改造，解决工艺一致性问题以满足传感器性能需求。
• 解决的关键难题：① 反应腔室等离子体分布不均——角落区域等离子体密度比中心低30%，导致刻蚀速率差异；② 刻蚀气体流量波动——传统MFC（质量流量控制器）响应延迟，导致气体配比不稳定。需从腔室设计与气体控制两方面协同改进。
• 核心行动与创新：1. 用Langmuir探针诊断等离子体参数，调整腔室电极布局——在边缘区域增加2组射频线圈，使等离子体密度均匀性提升至±10%；2. 引入带实时校准功能的MFC系统，采用PID算法闭环控制气体流量，将SF6/CHF3/O2混合气体的流量波动从±5%降至±1%；3. 优化刻蚀配方——将刻蚀时间从60s延长至70s，平衡各向异性与均匀性。
• 量化成果与价值：刻蚀速率均匀性提升至±4.2%，传感器灵敏度偏差控制在±3.5%以内，完全满足客户规格；助力公司获得该客户的长期MEMS代工订单（年订单额约2000万元）；此项目奠定了我在MEMS工艺领域的专业基础，后续主导了多代传感器的刻蚀工艺迭代。

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。