负责12英寸晶圆厂PECVD、ArF浸没式光刻机及TEL干法刻蚀设备的全生命周期管理，涵盖预防性维护策略制定、工艺异常根因分析、OEE（设备综合效率）提升及新技术导入，保障设备稳定运行并支撑14nm逻辑芯片产能爬坡。

• 针对PECVD设备腔室颗粒污染导致良率波动问题（初始颗粒数＞5颗/片），主导采用OES（光学发射光谱）结合XPS（X射线光电子能谱）分析颗粒成分，定位为射频电源匹配器老化引发的等离子体不均匀；通过定制化射频波形优化（调整ICP功率占比至65%）及腔室内衬材料替换（改用Y2O3陶瓷），将颗粒数降至1.2颗/片以下，对应晶圆良率提升2.8%。
• 牵头ArF光刻机对准精度优化项目，面对套刻误差（Overlay Error）超规（±1.8nm→目标±1.5nm）问题，引入机器学习算法（基于XGBoost模型）分析对准标记图像特征与机械热膨胀的关联关系，调整双工件台温度控制策略（将ΔT控制在±0.1℃），配合物镜像差补偿算法，最终套刻精度稳定至±1.2nm，支撑客户产品通过AEC-Q100认证。
• 主导完成3台TEL干法刻蚀设备的腔室升级，针对高深宽比接触孔刻蚀速率波动（CV值＞8%）问题，通过COMSOL仿真优化气体分配板流道设计（将CF4/O2混合气体湍流区域减少40%），并更换新型BN靶材（溅射速率一致性提升至±0.5%），使刻蚀速率CV值降至5.1%，满足客户3nm节点工艺需求。
• 搭建设备健康度预测模型，基于设备PLC日志、传感器数据（温度/压力/振动）及维修记录，使用Python开发随机森林算法，提前72小时预警射频电源模块故障（准确率89%），将非计划停机时间从月均12小时降至4.5小时，年度节省维护成本约180万元。

负责8英寸晶圆厂SMIF洁净室内的光刻机、刻蚀机及离子注入机日常维护，聚焦工艺稳定性保障与设备效率提升，支撑电源管理IC（PMIC）产品从0.18μm向0.13μm工艺节点迁移。

• 解决光刻机物镜污染导致的线宽偏差问题（CD均匀性从±3nm恶化至±5nm），通过拆解物镜组发现镀膜层损伤，采用等离子体清洗（Ar/O2混合气体，功率300W）结合光学镀膜修复工艺，配合建立物镜清洁周期动态调整机制（由每周1次改为每3天监测颗粒数后触发），使CD均匀性恢复至±2.5nm。
• 参与0.13μm工艺刻蚀机验证，对比CHF3/C4F8/Ar三种气体配比下的侧壁角度（目标85°±2°），通过调整射频偏压功率（从1500W降至1200W）及腔室压力（从5mTorr升至7mTorr），将侧壁角度波动控制在±1.5°内，满足客户对栅极形貌的严苛要求。
• 主导设备PM（预防性维护）计划优化，基于MTBF（平均无故障时间）数据分析，将离子注入机的灯丝更换周期从500小时延长至750小时（验证期间未发生灯丝断裂导致的停机），同时将射频匹配器校准频率从每月1次调整为每季度1次，设备可用率从87%提升至91%。
• 协助处理真空系统泄漏故障（背景真空度从1e-9 Torr恶化至1e-7 Torr），使用氦质谱检漏仪定位到波纹管焊缝微漏点，通过激光焊接修复并增加在线检漏程序（每2小时监测一次），避免同类问题重复发生，年度减少非计划停机15小时。

协助半导体工艺工程师完成光刻机、匀胶显影机的日常操作与基础维护，参与设备参数记录、简单故障排查及洁净室5S管理，为正式工程师工作奠定技术与流程基础。

• 独立完成光刻机掩模版装载与校准（套刻精度初始偏差±2nm），通过反复练习手动微调平台位置，将装载时间从8分钟缩短至4分钟，支撑产线UPH（每小时产出）提升15%。
• 协助分析匀胶显影机的显影不均匀问题（CD偏差＞4nm），通过记录显影液温度（目标23℃±0.5℃）与喷淋压力（1.2bar）数据，发现温控系统PID参数偏移，调整比例系数（Kp从0.8调至1.1）后，显影均匀性改善至CD偏差±2.5nm。
• 参与设备预防性维护，完成光刻机镜头的每日清洁（使用无水乙醇+无尘布）、匀胶显影机的传动皮带张力检查（标准值50N±5N），并建立个人维护记录表，被团队采纳为新人培训模板。
• 主导洁净室工具定置管理优化，按SEMI标准重新规划EFEM（设备前端模块）备件存放区，将工具寻找时间从平均12分钟降至3分钟，助力车间5S评分从82分提升至91分。

14nm FinFET逻辑器件量产良率提升攻关项目

• 项目背景：公司14nm FinFET逻辑芯片进入量产爬坡期，但因栅极工艺稳定性不足，良率仅82%，低于客户要求的90%目标，直接影响订单交付与营收。我的核心职责是主导栅极工艺（氧化层生长+侧墙刻蚀）的优化，定位并解决良率瓶颈问题。
• 关键难题：① 栅极氧化层厚度均匀性差（±3.2%），导致部分管芯阈值电压漂移；② 侧墙形貌偏差大（宽度±2.1nm），引发漏电流超标（占比良率损失的45%）。我通过SEM/TEM失效分析锁定问题根源，结合Sentaurus TCAD仿真验证工艺参数对器件性能的影响。
• 核心行动：1. 针对氧化层均匀性，优化氧化炉的“梯度温度场”设计——将炉管加热区从3段扩展至5段，同步调整N₂O气体流量斜率，使氧化层厚度偏差缩小至±1.5%；2. 针对侧墙形貌，引入“脉冲式CVD沉积+反应离子刻蚀（RIE）”组合工艺，通过调整沉积时的射频功率（从150W降至120W）降低侧壁沉积速率，再用分步刻蚀（先CF₄后O₂）修正侧墙轮廓，将宽度偏差控制在±0.8nm内；3. 建立SPC在线监测系统，实时关联氧化炉温度、刻蚀气体压力与良率数据，提前预警工艺波动。
• 项目成果：量产良率提升至92.5%（超目标2.5个百分点），单月出货量从8万片增至10.4万片（+30%），单芯片制造成本下降15%（约8美元/颗）。我主导的“氧化炉梯度温度场优化”方案被纳入公司14nm工艺标准，同时申请1项发明专利（一种FinFET栅极侧墙的脉冲沉积工艺）。

14nm FinFET接触孔（CT）工艺缺陷率降低项目

• 项目背景：公司14nm芯片测试阶段发现接触孔电阻异常升高（占失效率的30%），经分析是CT填充空洞与侧壁损伤导致。当时我是FinFET工艺开发组的核心成员，负责CT工艺（预清洗+钨填充）的优化，目标是将军用级芯片的CT缺陷率从5‰降至1‰以下。
• 关键难题：① 预清洗步骤的HF溶液残留会腐蚀Fin结构侧壁，形成“凹坑”导致钨填充不连续；② 钨沉积时的等离子体轰击会损伤接触孔底部的硅衬底，增加接触电阻。我通过聚焦离子束（FIB）切片与EDS元素分析，明确了残留HF与等离子体损伤的量化关系。
• 核心行动：1. 针对HF残留，优化预清洗的“稀释HF+去离子水冲洗”流程——将HF浓度从2%降至1%，冲洗时间从30秒延长至45秒，并引入兆声波清洗去除微小颗粒，使Fin侧壁凹坑深度从12nm降至3nm以内；2. 针对等离子体损伤，改用“远程等离子体源（RPS）”替代传统电容耦合等离子体（CCP）进行钨沉积前的表面活化，降低离子能量（从80eV降至30eV），同时调整WF₆与H₂的气体比例（从1:50调至1:70），使底部损伤区的电阻降低40%；3. 设计“接触孔电阻-形貌”关联模型，通过在线测试（四探针法）实时筛选异常孔位。
• 项目成果：CT缺陷率降至0.7‰，14nm军用芯片的接触孔可靠性测试（HTOL 1000小时）通过率从85%提升至98%。该工艺优化方案被复制到公司后续的12nm FinFET平台，节省了约200万元的失效分析成本。

• 大二观察到毕业生离校时大量教材被废弃，而新生购书支出占生活费12%，便发起校园书籍教材循环计划。为解决传统二手书交易效率低的问题，我们开发微信小程序实现扫码估价、预约取件功能，并说服快递中心以成本价承接物流。
• 通过建立翻新消毒标准打消卫生顾虑，项目年流通教材1.2万册，累计为同学节省书费38万元。这段经历让我从商业小白成长为能设计闭环模式的实践者，项目不仅获省级创业金奖，更被纳入学校官方服务体系延续至今。