负责5G小基站射频前端模拟电路全流程设计，涵盖指标定义、仿真验证、版图协同及量产导入，主导从需求落地到交付的技术闭环。

• 主导5G小基站LNA（低噪声放大器）正向设计，基于ADS完成谐波平衡与S参数仿真，针对带内噪声系数（目标≤0.9dB）与增益（目标≥21dB）的矛盾，创新采用π型匹配网络替代传统L型结构，结合0402封装高Q值电感（Q>200@2.6GHz），最终实现噪声系数0.8dB、增益22.5dB，指标超额达成且面积缩减15%；同步解决高频（2.6GHz）下稳定性问题，通过调整源极电感负反馈，稳定因子K从0.98提升至1.05（|Δ|>1）。
• 牵头PA（功率放大器）线性化优化，利用Cadence Virtuoso负载牵引仿真定位三阶交调失真（IM3）超标（实测-35dBc vs 目标-48dBc），引入Doherty结构并优化偏置点（从AB类调整为A/B类混合），配合预失真电路调试，IM3改善15dBc至-50dBc，同时效率从32%提升至40%，支持28dBm饱和输出功率，满足5G NR 3.5GHz频段大带宽高线性需求。
• 协同版图团队制定ESD防护策略，基于JEDEC HBM 4kV标准，采用TVS二极管并联栅极电阻（10Ω）方案，在关键引脚（如RF IN、VCC）增加二级防护，通过TLP测试验证，ESD失效阈值从2kV提升至4.5kV，量产良率从92%修复至97%（月产2万片阶段）。
• 主导量产导入阶段DFM（可制造性设计）审查，使用Allegro检查过孔密度（原≤8mil/过孔）与焊盘对齐度，优化电源层分割与走线间距（调整至4mil），解决因布线拥挤导致的短路不良（占比12%），量产良率稳定在96.5%以上，支撑5万套5G小基站模块按时交付。

负责4G基站射频模拟电路模块设计及测试验证，聚焦ADC/DAC接口、跨阻放大器（TIA）等关键模块开发，衔接设计与测试环节。

• 参与4G RRU的ADC/DAC接口电路设计，基于MATLAB建立采样抖动模型（Jitter=√(Δt²+Δf²)），选用AD9208（14bit, 1GSPS）芯片并优化时钟分配网络（采用低抖动VCXO+扇出缓冲器），将采样时钟抖动从200fs降至150fs，系统SNR提升2dB（从58dB至60dB），满足3GPP对LTE-A Pro的解调门限要求。
• 调试TIA模块时发现输入阻抗不匹配导致带宽不足（原设计1GHz vs 目标2GHz），通过S参数反推调整反馈电阻（从1kΩ降至600Ω）与补偿电容（增加2pF），最终-3dB带宽达2.2GHz，同时噪声系数控制在1.2nV/√Hz（优于指标1.5nV/√Hz），支撑光模块接收灵敏度提升3dBm。
• 搭建ATE自动测试平台（基于Teradyne ETS），编写12类测试用例（覆盖增益、带宽、噪声等），实现100片样品/天的高效测试，故障定位时间从4小时/片缩短至2.4小时/片，加速问题收敛。
• 主导温循测试（-40℃~85℃）失效分析，发现偏置电路中基准源温漂（原±100ppm/℃）导致增益漂移（±0.5dB），更换为低温漂基准源（±10ppm/℃）并增加热敏电阻补偿网络，漂移量降至±0.2dB，通过Telcordia GR-468可靠性认证。

协助完成模拟电路模块设计与仿真，支撑团队基础电路开发，侧重原理图设计、仿真验证及测试配合。

• 协助设计Wi-Fi 5（802.11ac）模块LDO，基于LTspice仿真环路稳定性，原补偿网络（仅单极点）相位裕度45°易受负载突变影响，新增零点（Rc=10kΩ, Cc=10pF）后相位裕度提升至65°，输出纹波从15mV降至10mV（1.8V输出），满足射频芯片供电要求。
• 搭建运放CMRR测试平台（使用音频分析仪），发现PCB差分对布线不对称（长度差5mil）导致CMRR仅80dB（目标90dB），调整布线并对称度至±1mil后，CMRR提升至92dB，支撑ADC前端信号链噪声抑制。
• 参与原理图评审，识别3处ESD风险点（如RF开关控制引脚未加保护电阻），提出串联100Ω电阻+并联0.5pF电容方案，经ESD测试（±8kV接触放电）验证，失效次数从12次/轮降至0次，被纳入团队设计规范。
• 整理常用器件模型库（覆盖BJT、MOSFET、二极管），补充20+颗新器件PSPICE模型，团队仿真效率提升20%，减少重复建模时间。

5G分布式小基站高可靠高密电源系统研发及量产

• 项目背景：5G分布式小基站需满足“小体积、高功率、宽温域”部署需求，传统电源方案存在功率密度低（≤1.2W/cm³）、高温环境下效率下降（＞3%）等痛点，无法支撑户外基站批量交付。我的核心职责是主责电源模块拓扑设计、热管理方案验证及量产导入，目标是将电源密度提升至1.8W/cm³以上，环境适应性覆盖-40℃~+65℃，量产良率≥98%。
• 关键难题：① 高功率密度引发热集中——电源模块满载时核心区域温度超85℃（器件极限80℃）；② 宽频带EMI干扰——开关电源差模噪声在150kHz~30MHz频段超标10dB；③ 量产一致性差——锡膏印刷偏移导致功率MOSFET虚焊率达5%。
• 核心行动：① 热设计：通过ANSYS Icepak仿真优化三维堆叠PCB布局，将石墨散热片贴合MOSFET与变压器，增设2mm直径铜柱导热至外壳，核心温度降至70℃以下；② EMI解决：基于ADS仿真调整LLC谐振参数，增加输入端共模电感+X电容组合滤波，差模噪声抑制至超标值以内；③ 量产优化：将钢网厚度从0.12mm增至0.15mm，配合AOI自动检测筛选虚焊，不良率降至0.3%。
• 项目成果：电源模块密度达1.9W/cm³，效率96.5%（满足80Plus钛金标准），-40℃~+65℃下输出纹波＜50mVp-p；量产良率99.2%，支撑公司5G小基站出货量年增长30%，个人获2023年度“技术创新一等奖”。

工业级LoRaWAN网关多模通信模块低功耗优化

• 项目背景：工业级LoRaWAN网关需长期部署于无人场景，原多模（LoRa+NB-IoT）模块待机功耗达50mW，连续工作时间仅6个月，无法满足客户“一年一换”运维需求。我的职责是主责射频电路低功耗设计、电源管理策略优化，目标是将待机功耗降至20mW以下，工作时间延长至12个月以上。
• 关键难题：① 模块休眠漏电——晶振与RF前端电路深度休眠时漏电15mW；② 多模切换功耗反弹——LoRa切NB-IoT时唤醒时间2s，瞬时功耗峰值80mW；③ 测试精度不足——万用表无法捕捉μA级休眠电流。
• 核心行动：① 漏电抑制：更换低功耗晶振（漏电流从8μA降至2μA），增加MOSFET开关管控制RF前端供电，仅按需激活；② 电源策略：基于TI CC1352P芯片深度休眠模式，设计分层唤醒机制——先醒MCU，再通过I2C按需启动模块，切换功耗峰值降至30mW，唤醒时间缩至500ms；③ 测试升级：采用Keysight N6705B电源分析仪捕捉μA级电流，确保数据准确。
• 项目成果：模块待机功耗降至18mW，连续工作时间延长至13个月；支撑公司中标“智慧园区物联网项目”，订单金额1200万元，方案纳入公司工业网关标准设计规范。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。