负责5G小基站模拟前端模块的端到端设计,涵盖低噪声放大器(LNA)、ADC/DAC接口电路、电源滤波模块的开发,及性能优化、EMC合规与量产导入全流程
- 主导5G小基站2.6GHz频段LNA设计,基于Cadence Virtuoso搭建差分对+源极电感负反馈架构,选用NXP BGA2817晶体管模型,解决初始设计中2GHz频段增益平坦度超规(波动±1.2dB)问题——通过调整源极电感值(从10nH优化至15nH)和负反馈电阻(从220Ω降至150Ω),将增益波动压缩至±0.5dB以内,满足3GPP TS 38.104协议要求,该模块最终纳入小基站主力机型BOM,支撑年出货量5万台
- 核心参与16位SAR ADC(TI ADS54J60)前端驱动电路优化,针对采样噪声超标(初始输入参考噪声12μVrms)问题,通过Cadence Spectre仿真筛选低噪声运放(ADI ADA4945),设计二阶巴特沃斯抗混叠滤波器(截止频率10MHz),将噪声降至4.5μVrms,采样有效位数提升至15.8位,直接推动小基站上行信号信噪比改善4dB(从28dB到32dB),误码率降低30%
- 负责DC-DC转换器(TI TPS5430)的EMI抑制设计,解决100MHz-200MHz频段辐射超标15dB问题——采用Murata BLM18HG102SN1铁氧体磁珠+π型滤波电路(10μH电感+100nF电容),结合PCB层叠优化(电源层与地层相邻减小回路面积),最终辐射干扰降至FCC Part 15C标准限值以下,助力产品通过认证
- 推动模拟电路量产导入,制定DFM规范(如运放输出端串联10Ω电阻抑制振铃、电源 pad 加大至12mil),与封装厂协作优化QFN-32封装焊盘设计,将量产良率从85%提升至96%,单晶圆制造成本下降120美元,年节省成本约60万美元