负责5G小基站数字中频与基带电路全生命周期设计，覆盖需求拆解、RTL实现、FPGA原型验证及量产导入，协同算法、射频团队完成系统联调，确保设计满足3GPP速率、时延及可靠性指标

• 主导5G小基站下行基带数字电路设计，基于Verilog HDL实现LDPC编码、速率匹配及信道映射核心模块，采用Xilinx Vivado完成RTL编码与综合；针对初始设计FPGA资源占用率超75%的问题，通过流水线级联重构与乘法器资源共享优化，将资源占用降至58%，满足原型验证约束，支撑算法团队完成3轮迭代优化
• 搭建基于Kintex UltraScale+ KU5P的FPGA原型验证平台，集成MATLAB/Simulink生成的测试向量；解决10Gbps SerDes接口误码率高问题——调整端接电阻至56Ω并开启TX预加重（6dB），误码率从1e-4降至1e-12，提前2周交付验证环境，助力算法团队快速收敛性能
• 协同射频团队完成数字预失真（DPD）算法硬件映射，将MATLAB浮点模型转换为24bit定点RTL代码；针对定点量化误差导致ACLR恶化3dB的问题，优化系数舍入策略与截断方式，最终ACLR达到-55dBc，满足3GPP R16规范要求
• 主导数字电路量产导入，基于Altera Cyclone V SoC平台完成原理图设计（Altium Designer）与PCB Layout评审；解决首单量产3%不良率问题——增加电源平面滤波电容（220nF替换100nF）并优化时钟缓冲器布局，将时钟抖动从150ps降至50ps，不良率降至0.1%，支撑产品年出货5万台

负责物联网网关数字控制电路设计与优化，聚焦MCU外围接口、低功耗管理及Zigbee协议栈硬件加速，保障网关在复杂环境下的稳定性与功耗表现

• 核心参与物联网网关STM32H743 MCU外围电路设计，负责UART、SPI、I2C接口时序优化；针对SPI接口速率不足（10Mbps）问题，调整时钟极性（CPOL=1）与相位（CPHA=0），并优化PCB走线阻抗至100Ω±10%，将速率提升至20Mbps，满足8路传感器并发采集需求
• 主导低功耗管理模块设计，基于TPS65982 PMIC实现动态电压调节（DVS）与休眠唤醒机制；编写Verilog控制逻辑关闭非必要外设时钟，将核心电压从1.2V降至1.0V，待机电流从50μA降至10μA，延长设备续航40%
• 负责Zigbee协议栈硬件加速，将CRC32校验与帧组装逻辑集成到Artix-7 FPGA；采用HDL实现硬件CRC引擎，相比软件处理速率从1Mbps提升至5Mbps，MCU负载率从30%降至10%，提升网关数据转发效率
• 解决量产网关晶振起振失败问题——通过示波器（Tektronix MSO58）排查发现晶振负载电容不匹配（原12pF改为15pF），配合调整PCB布局减少干扰，起振成功率从92%提升至99.5%

协助完成消费类电子产品数字电路设计与测试，涉及MCU控制、LED驱动及故障排查，积累数字电路全流程设计经验

• 协助设计智能音箱数字控制电路，采用STM32F407主控编写GPIO与PWM逻辑，实现LED呼吸灯与按键响应；解决按键抖动问题——添加RC滤波（1kΩ+100nF）与施密特触发器，误触率从5%降至0.1%，确保用户体验
• 参与智能手表电源管理测试，用逻辑分析仪（Saleae Logic 16）排查充电中断问题；发现BQ24773充电IC的EN引脚电压波动±0.3V，添加100nF去耦电容后波动降至±0.1V，测试通过率从96%提升至98%
• 负责LED驱动电路原型验证，搭建Arduino平台测试亮度均匀性；调整PWM占空比与串联电阻（1kΩ改为1.5kΩ），亮度偏差从15%降至5%，满足产品设计要求
• 协助排查智能插座通信异常，用万用表检测RS485总线终端电阻（原未接）——补接120Ω电阻后，通信误码率从1e-3降至1e-6，解决多设备联网冲突问题

支教时发现乡村小学因缺乏实验器材，科学课多停留在课本讲解。返校后联合实验室开发出百元级科学实验背包，内含20个基础实验器材。为确保可持续运营，设计配套视频课程与城乡结对系统，并培训132名大学生担任远程助教。项目覆盖9省47所学校后，学生科学兴趣评分提升35%。这段经历教会我用产品思维解决社会问题，当看到孩子们用自制望远镜发现土星光环时，我理解了教育的真谛是点燃可能性。

5G Sub-6GHz低功耗小基站射频前端模块开发与量产优化

• 项目背景：随着5G网络深度覆盖需求增长，传统小基站因射频前端功耗过高（普遍≥18W）限制了运营商室内批量部署。核心目标是为运营商定制支持n41/n78频段的低功耗射频前端模块，要求功耗≤15W、效率≥35%、量产良率≥90%；我的职责是主导模块射频链路设计、仿真验证及量产导入全流程。
• 关键难题：一是Sub-6GHz GaN功放的效率瓶颈，传统AB类功放效率仅30%，无法满足低功耗要求；二是多通道PA的一致性问题，量产中通道间功率偏差达±1.5dB，导致整机杂散超标；三是高频段（n78）下射频走线的插损与隔离矛盾，S21损耗超-0.8dB影响信号质量。
• 核心行动：1. 针对功放效率，基于ADS仿真平台优化Doherty结构负载牵引，选用Cree CGH40010 GaN HEMT器件，调整输入输出匹配网络为π型+串联枝节，将效率提升至38%；2. 针对一致性，设计基于FPGA的自动校准算法，通过实时监测各通道增益误差并调整偏置电压，将功率偏差控制在±0.3dB内；3. 针对高频插损，采用罗杰斯RO4350B板材设计微带线，增加接地过孔密度至每波长2个，同时优化层叠结构（从4层增至6层），将S21损耗降至-0.5dB以内；4. 引入SPC统计过程控制，对PA管芯的栅极电压、封装应力等12个关键参数进行实时监控，确保量产一致性。
• 项目成果：1. 模块最终功耗降至12.8W，效率达39.5%，超额完成目标；2. 量产良率从初期85%提升至96.2%，单批次一致性偏差≤±0.2dB；3. 支撑公司在2022年Q4获取10个省份运营商的小基站集采订单，累计出货2.1万台；4. 本人主导的“Doherty功放+自动校准”方案被纳入公司5G射频模块标准设计规范，个人获评当年“技术突破一等奖”。

IoT Cat.1bis双模通信模块硬件平台研发与规模应用

• 项目背景：2019年Cat.1网络商用后，市场对低成本、低功耗的双模（LTE-M/NB-IoT）模块需求激增，但现有方案存在功耗高（待机≥5mA）、EMC兼容性差（辐射超标10dB）、批量返修率达8%等问题。我的目标是主导开发一款满足3GPP Rel.13标准的Cat.1bis模块，实现待机≤2mA、辐射≤30dBm/100MHz、量产良率≥95%。
• 关键难题：一是基带芯片（紫光展锐春藤5820）与射频芯片（Qorvo QM450xx）的邻频干扰，导致接收灵敏度下降2dB；二是ESD防护不足，USB接口在±8kV接触放电时频繁失效；三是电源管理芯片的纹波过大（≥150mV），影响模块待机电流稳定性。
• 核心行动：1. 针对干扰问题，用Cadence Allegro重新设计PCB层叠（调整为6层“信号-地-电源-信号-地-信号”结构），将射频PA与基带CPU隔离≥10mm，射频走线下方铺完整地平面，同时增加铁氧体磁珠隔离电源端，使接收灵敏度恢复至-102dBm（符合标准）；2. 针对ESD，选用TI TPD2E009 TVS阵列芯片，将USB接口的ESD防护等级提升至±15kV接触放电，并在PCB布局时增加放电间隙至0.5mm；3. 针对纹波，替换为ADI ADP5050电源管理芯片，优化输出滤波电容为10μF陶瓷电容+100nF钽电容组合，将纹波降至80mV以内，待机电流从5.2mA降至1.8mA。
• 项目成果：1. 模块实现待机1.8mA、辐射28dBm/100MHz，完全满足运营商招标要求；2. 量产良率从82%提升至97.5%，单模块成本下降15%（从35元降至30元）；3. 模块累计出货120万片，广泛应用于智能电表（占比45%）、共享充电桩（占比30%）等场景；4. 本人设计的“分层隔离+TVS阵列”EMC方案成为公司IoT模块的标准防护规范，推动部门年度营收增长22%。