负责5G小基站射频PCB全流程Layout设计，涵盖原理图核对、多层板叠层规划、高速/射频信号完整性优化及生产级Gerber交付，工作边界为从需求输入到量产导入的端到端设计落地

• 主导某款5G NR 2.6GHz小基站AAU射频板的Layout设计，基于Altium Designer 23完成4层板叠层架构（L1-Sig/RFCM、L2-GND Plane、L3-Sig/PWR、L4-Power Plane），针对25Gbps CPRI高速差分信号实施100Ω±10%阻抗控制，通过HyperLynx SI仿真定位过孔Stub导致的-8dB反射问题，优化Stub长度至≤0.1mm并将反射系数降至-20dB，最终Gerber一次通过率98%，量产良率较前代提升12%
• 核心参与多频段合路器PCB的EMC整改，针对3.5GHz Wi-Fi 6E与2.4GHz LTE的邻频干扰，采用“分层Ground源端隔离+边缘磁珠滤波”方案，用CST Microwave Studio仿真辐射杂散（30MHz-1GHz）从-36dBm/Hz优化至-42dBm/Hz，顺利通过FCC Part 15C认证
• 推动射频Layout的可制造性设计（DFM）落地，识别原设计中0402电阻焊盘间距0.18mm（工厂最小要求0.2mm）的问题，协同原理图工程师调整封装库，并将BGA扇出从2层过孔升级为3层盲埋孔，焊接不良率从5%降至1.2%
• 对接PCB工厂制定加工规范（沉铜厚度≥25μm、表面处理ENIG），解决试产中层压偏移（≤0.1mm）问题——通过调整叠层对称度从85%提升至92%，将量产周期缩短7天

负责消费类电子（TWS耳机、老年机）PCB Layout，涵盖双面板/四层板设计、原理图核对及生产支持，工作边界为协助资深工程师完成基础设计任务与问题排查

• 独立完成TWS充电仓主控板（STM32L0系列）双面板Layout，用Cadence Allegro 17.4设计叠层（L1-Sig、L2-GND、L3-Pwr、L4-Sig），针对I2C总线（100kHz）做走线长度匹配（误差≤50mil），解决时钟信号抖动问题（从150ps降至50ps），量产良率达95%
• 参与蓝牙模块PCB的RF优化，针对2.4GHz ISM频段串扰，采用“地平面切割+过孔屏蔽”方案，用ADS仿真S21参数从-10dB优化至-18dB，助力产品通过CE-RED认证
• 主导DFM检查与流程沉淀，识别原设计中USB接口焊盘与Via间距0.1mm（工厂要求0.15mm）的问题，修改后焊接不良率从8%降至2%；同时整理《TWS产品DFM指南》，收录12条高频问题，团队设计错误率降低15%
• 协助资深工程师完成老年机主板四层板Layout，负责TPS5430电源模块走线——优化大电流路径（铜厚2oz、宽度≥2mm），解决芯片热设计问题（温度从75℃降至55℃）

协助资深工程师完成PCB设计辅助工作，包括原理图核对、叠层计算、DFM检查及文档管理，工作边界为基础设计支持与跨团队协作

• 协助完成工业级4G LTE Modem的PCB叠层设计，用Polar Si9000计算50Ω单端/100Ω差分阻抗，调整层厚（L1-L2介质层0.1mm）满足阻抗要求，仿真验证通过率100%
• 负责原理图与Layout交叉核对，发现3处电源引脚与走线不匹配问题（如VCC_3V3引脚未连接走线），提前规避量产短路风险
• 搭建《常见DFM问题库》，收录工厂反馈的20条高频问题（如焊盘尺寸、Via间距），团队后续设计错误率降低15%
• 协同完成Gerber文件输出与检查，用CAM350核对层间对齐（误差≤1mil），首板制作成功率从85%提升至95%

5G基站AAU高频高速PCB量产优化项目

• 项目背景：公司为国内运营商提供5G宏基站AAU（有源天线单元）批量交付，原有PCB方案因2.6GHz/3.5GHz频段信号完整性差（插入损耗超1.2dB/inch）、高功率功放模块散热不足（壳温超85℃），导致试产良率仅82%、交付延迟。我的核心目标是主导PCB方案重构，解决高频性能与散热痛点，支撑10万台/季度的量产需求。
• 关键难题与技术：①高频段差分对信号串扰（近端串扰＞-35dB）与插入损耗超标，传统FR4材料介电常数稳定性不足；②功放芯片（PA）热密度达5W/mm²，常规铜箔散热路径热阻过高；③多层板叠层设计（原12层）导致成本超支15%。
• 核心行动与创新：1. 采用HFSS电磁仿真优化差分对阻抗（100Ω±1%），替换为罗杰斯RO4350B高频材料（DK=3.66，DF=0.004），并通过相邻层正交布线减少串扰至-42dB以下；2. 设计“铜柱+石墨片”复合散热结构：在PA下方嵌入φ1mm镀铜柱连接内层散热平面，外部贴附石墨片导出热量，热阻降低40%；3. 压缩叠层至10层（保留核心高频层），通过调整电源平面分割（将1.0V数字电源与3.3V模拟电源分层隔离）平衡信号质量与成本。
• 量化成果与影响：①PCB插入损耗降至0.9dB/inch、串扰＜-40dB，满足3GPP协议要求；②PA壳温稳定在78℃以内，散热效率提升30%；③量产良率升至95%，单台PCB成本下降12%（约80元/块），累计支撑12万台AAU交付，为公司节省成本960万元，成为5G基站PCB设计的标杆方案。

Wi-Fi 6E物联网网关PCB小型化与EMC优化项目

• 项目背景：公司为物联网企业定制Wi-Fi 6E（2.4/5/6GHz三频）网关模块，客户要求尺寸从120mm×80mm缩小至75mm×50mm（压缩率46%），同时满足FCC Part 15 Class B的EMI标准（辐射杂散＜40dBm/Hz）。我的职责是主导小型化PCB设计与EMC整改，平衡性能与尺寸约束。
• 关键难题与技术：①小型化导致层叠压缩至8层，高速信号（10Gbps PCIe）串扰加剧（近端串扰＞-30dB）；②6GHz频段Wi-Fi信号易通过PCB缝隙、过孔辐射超标；③电源模块（DC-DC）与射频电路的电磁耦合导致杂散电流增大。
• 核心行动与创新：1. 采用“埋入式电容+薄介质层”设计：将0402电容埋入PCB内层（L3-L4），减少表层贴装元件占用空间，尺寸成功压缩至72mm×48mm（超客户要求4%）；2. 用CST电磁仿真优化屏蔽结构：在6GHz射频区设计“全包围屏蔽罩+过孔围栏”，并在PCB边缘增加接地铜皮（宽度≥2mm），辐射杂散降至-45dBm/Hz以下；3. 调整电源平面分割：将DC-DC的1.8V输出与射频VDD（3.3V）平面用3mm宽地沟隔离，降低电源耦合噪声至-50dBc以下。
• 量化成果与影响：①PCB尺寸缩小40%，满足客户紧凑设计需求；②EMI测试一次性通过FCC认证，辐射余量增加10dB；③量产良率稳定在92%，模块上市后月销量达5万台，助力公司切入高端物联网通信模块市场，成为Wi-Fi 6E小型化PCB的典型案例。

• 因痛心于年轻人对历史的疏离，我在B站创立「古人脱口秀」栏目，用职场梗解构历史事件（如《雍正皇帝的KPI保卫战》）。通过设计「颠覆认知-史料佐证-现代共鸣」三幕剧本模板，单期视频最高收获1.7万条弹幕互动。
• 两年间栏目播放量突破180万，作品被多地中学选为教学素材。这段经历磨砺出将学术内容转化为大众语言的能力，也让我理解到真实用户反馈才是创作者的指南针。